CHƯƠNG 1: GIỚI THIỆU ĐỀ TÀI. Giới thiệu về thiết bị key. Thiết kế thiết bị key. Mô tả hệ thống.
Lựa chọn công nghệ. 3 CHƯƠNG 2: NỘI DUNG NGHIÊN CỨU. Nội dung 1: Nghiên cứu, phân tích và mô phỏng các giải thuật tách vùng. Phương pháp dùng ngưỡng của Thilina.
Phương pháp Chroma-key sử dụng giải thuật K-means truyền thống. Phương pháp Chroma-key dựa trên K-means cải tiến của Kardi Teknomo. Phương pháp Chroma-key dựa trên K-means kết hợp với robust matting. Hiệu ứng Chroma-key sử dụng bộ lọc Coarse and Fine Filter.
Nội dung 2: Cải tiến giải thuật tách phông xanh. Hệ màu sử dụng trong giải thuật. Giải thuật đề nghị. Thiết kế cấu trúc phần cứng cho giải thuật tách phông xanh.
Kết quả tổng hợp IP. Kết quả thực hiện. Nội dung 3: Nghiên cứu và thiết kế kỹ thuật ghép nền video. Giới thiệu kỹ thuật ghép video.
Các thiết bị phần cứng cho bộ ghép video. Thiết kế cấu trúc khung cho bộ ghép video. Kết quả thực hiện. Nội dung 4: Thiết kế cấu trúc phần cứng cho bộ ghép video.
Mô tả tổng quát bộ ghép kênh Alpha (Alpha Blending). Thiết kế khối bộ Alpha Blending. Thiết kế khối con trong bộ Alpha Blending. Kết quả thực hiện.
Nội dung 5: Nghiên cứu và thiết kế kỹ thuật dùng để tạo lớp chữ thông báo và tạo biểu tượng trên nền video. Giới thiệu kỹ thuật Overlay. Khảo sát các bộ Overlay trên thị trường. Nghiên cứu thiết kế kỹ thuật nền tảng tạo lớp chữ và biểu tượng trên nền video.
Nội dung 6: Thiết kế sơ đồ cấu trúc phần cứng cho kỹ thuật tạo lớp chữ thông báo và biểu tượng trên nền video. Kỹ thuật tạo lớp chữ thông báo. Kỹ thuật tạo biểu tượng. Nội dung 7: Nghiên cứu công nghệ giao tiếp kênh video theo giao thức S-Video, SDI, DVI 108 2.
Giao tiếp S-video. Giao tiếp DVI. Giao tiếp SDI – STMPE 274M. Nội dung 8: Thiết kế mạch điều khiển và trình driver cho giao tiếp kênh video.
Điều khiển giao tiếp video theo chuẩn DVI. Điều khiển giao tiếp video theo chuẩn S-Video. Nội dung 9: Nghiên cứu công nghệ FPGA để hiện thực giải thuật màn hình xanh và kỹ thuật tạo lớp chữ thông báo, biểu tượng trên nền video. Giới thiệu Cyclone III Video Processing Development Kit.
Ứng dụng Cyclone III Video Processing Development Kit cho hệ thống thiết bị key 142 IV 2. Nội dung 10: Tích hợp cấu trúc phần cứng cho tách phông xanh, ghép nền video và tạo lớp chữ, biểu tượng vào hệ thống FPGA. Tổng quan hệ thống. Hiện thực hệ thống trên kit FPGACyclone III Video Processing Development Kit 154 2.
Nội dung 11: Nghiên cứu thiết kế phần mềm nhúng để điều khiển hệ thống thiết bị key sử dụng giải thuật màn hình xanh và ghép video. Tìm hiểu phần mềm Nios IDE. Tìm hiểu cách cấu hình và điều khiển các IP trong hệ thống SOPC. Thiết kế phần mềm nhúng điều khiển hệ thống SOPC.
Nội dung 12: Xây dựng mô hình kiểm tra phần cứng cho cấu trúc tách phông xanh và ghép nền 174 2. Quy trình thực hiện kiểm tra. Tạo dữ liệu đầu vào. Mô phỏng cấu trúc phần cứng trên modelsim.
Hiển thị kết quả mô phỏng có được. So sánh, nhận xét với mô hình Matlab. Đánh giá chất lượng của giải thuật tách màn hình xanh. Nội dung 13: Xây dựng mô hình kiểm tra phần cứng cho kỹ thuật tạo lớp chữ và biểu tượng 193 2.
Xây dựng testbench. Kiểm tra hoạt động bằng phần mềm. Nội dung 14: Nghiên cứu hệ thống SOPC để tích hợp phần cứng và phần mềm vào chip FPGA 207 2. Tìm hiểu cơ bản hệ thống SOPC.
Cách thiết kế hệ thống và kết nối các IP xử lý tín hiệu video do Altera cung cấp. Cách tích hợp các IP được thiết kế vào hệ thống SOPC. Nội dung 15: Thử nghiệm và hoàn thiện tính ổn định, chất lượng của hệ thống thiết bị key 227 2. Kế hoạch thử nghiệm.
Đánh giá độ phân giải và xử lý thời gian thực và chức năng hệ thống. Đánh giá chất lượng hệ thống. 243 CHƯƠNG 3: KẾT QUẢ VÀ THẢO LUẬN. Tóm tắt kết quả chung.
Nhận xét và thảo luận. 267 CHƯƠNG 4: KẾT LUẬN VÀ ĐỀ NGHỊ. 270 TÀI LIỆU THAM KHẢO. 273 VI DANH SÁCH CÁC CHỮ VIẾT TẮT VIẾT TẮT VIẾT ĐẦY ĐỦ GIẢI THÍCH HD High Definition Độ phân giải cao Application-Specific Integrated Vi mạch tích hợp dành cho ứng dụng ASIC Circuit chuyên biệt DSP Digital Signal Processor Bộ xử lý tín hiệu số FPGA Field Programmable Gate Array Thiết bị logic lập trình được SOPC System on Programmable Chip Hệ thống trên chip khả trình TI Texas Instruments Công ty Texas Instruments (Mỹ) AD Analog Devices Công ty Analog Devices (Mỹ) PiP Picture-in-Picture Kỹ thuật hình trong hình Bộ nhớ đệm có tính năng vào trước ra FIFO First In First Out trước IP Core Intellectual Property Core Lõi vi mạch sở hữu trí tuệ Avalon-ST Avalon Stream Chuẩn giao tiếp Avalon luồng Avalon-MM Avalon Memory Mapped Chuẩn giao tiếp Avalon ánh xạ bộ nhớ Subjective Video Quality SVQA Đánh giá chất lượng video theo chủ quan Assessment Objective Video Quality Đánh giá chất lượng video theo khách OVQA Assessment quan VII DANH SÁCH BẢNG Bảng 1: Phân biệt background blue và green.
25 Bảng 2: So sánh các giá trị khoảng cách. 27 Bảng 3: Tính toán 5 mức của giá trị gamma. 28 Bảng 4: Tính toán giá trị f và b trong ma trận 5x5. 30 Bảng 5: So sánh 2 khoảng cách từ unknown pixel đến foreground và background.
30 Bảng 6: Đánh giá chất lượng video theo trực quan. 41 Bảng 7: Thiết đặt các thông số cho IP Alpha Blending Mixer. 50 Bảng 8: Các thông số của khối Clipper [22]. 51 Bảng 9: Bảng tóm tắt đặc tính lõi IP TXT Overlay (nguồn www.
84 Bảng 10: Bảng tóm tắt đặc tính của lõi IP On-Screen của Xilinx. 85 Bảng 11 Chú thích sơ đồ chân tín hiệu. 109 Bảng 12: Các dạng khung hình trong chuẩn STMPE 274M. 122 Bảng 13: Các word trong gói đồng bộ.
123 Bảng 14: Bảng giá trị của word XYZ. 124 Bảng 15: Giá trị hệ số B. 126 Bảng 16: Các giá trị trong word CRC. Thông số thiết lập cho DVI 1080p60.
Một số vị trí chân của chip FPGA Cyclone III. Thông số thiết lập cho NSTC. 134 Bảng 20 Danh sách các thanh ghi của IP Alpha blending mixer. 168 Bảng 21: Danh sách các thanh ghi của IP Scaler.
169 Bảng 22: Danh sách các thanh ghi của IP Clipper. 170 Bảng 23: Các tín hiệu của master. 219 Bảng 24: Bảng tần số sử dụng của hệ thống. 236 Bảng 25: Bảng tính toán tốc độ dữ liệu của các kênh ngõ vào ra.
241 Bảng 26: Kết quả khảo sát chất lượng hệ thống. 246 Bảng 27: Thống kê kết quả nhận xét. 247 Bảng 28: Danh sách các IP sử dụng trong hệ thống. 259 Bảng 29: Các nội dung đã hoàn thành trong giai đoạn 1.
268 VIII IX DANH SÁCH HÌNH Hình 1: Ứng dụng của thiết bị key trong chương trình phỏng vấn trực tuyến. 1 Hình 2: Chương trình dự báo thời tiết của kênh VTC có sử dụng hiệu ứng ghép hình nền. 1 Hình 3: Bản tin HTVsử dụng thiết bị key để ghép dòng chữ thông báo và hình nền. 2 Hình 4: Hệ thống xử lý tín hiệu cho thiết bị key.
3 Hình 5: Vi mạch ASIC (nguồn: http://en.org/wiki/ASIC [4]). 4 Hình 6: (a) Vi xử lý DSP C66x của hãng Texas Instruments(nguồn www.com [5]) và (b) Vi xử lý DSP 21-xx của hãng Analog Devices (nguồn www. 4 Hình 7: (a) FPGA Cyclone V của hãng Altera (nguồn: www.com [7]) và (b) FPGA Virtex 6 của hãng Xilinx (nguồn www. 5 Hình 8: Công cụ thiết kế SOPC của Altera.
6 Hình 9: Kết quả thực hiện phương pháp Chroma-key của Thilina. 10 Hình 10: Lưu đồ thực hiện phương pháp Chroma-key sử dụng giải thuật K-means. 12 Hình 11: Kết quả thực hiện phương pháp Chroma-key dùng giải thuật K-means. 13 Hình 12: Lưu đồ phương pháp Chroma-key dựa trên K-means của Kardi Teknomo.
14 Hình 13: Kết quả phương pháp Chroma-key dựa trên K-means của Kardi Teknomo. 15 Hình 14: Lưu đồ giải thuật Robust Matting. 16 Hình 15: Lưu đồ Random Walk. 16 Hình 16: Kết quả thực nghiệm phương pháp Chroma-key đề nghị bởi Zhenyi Luo.
17 Hình 17: Lưu đồ giải thuật Coarse and Fine Filter. 18 Hình 18: Kết quả mô phỏng với Foreground 1. 19 Hình 19: Kết quả mô phỏng với Foreground 2. 20 Hình 20: Kết quả mô phỏng với Foreground 3.
21 Hình 21: Kết quả mô phỏng với Foreground 4. 22 Hình 22: Ví dụ về hình gốc cần xử lý của Chroma-Key. 24 Hình 23: Tương quan màu sắc và giá trị Cr, Cb. 25 Hình 24: Ví dụ về trimap.
26 Hình 25: Kết quả sau khi tính trimap. 29 Hình 26: Sơ đồ khối thiết kế phần cứng cho bộ tách phông xanh. 31 Hình 27: Cấu trúc của khối Chroma_key_IP. 32 X Hình 28: Sơ đồ khối chi tiết bộ Chrk_sink_24bit_fifo.
32 Hình 29: Sơ đồ khối chi tiết bộ Chrk_source_24b_fifo. 33 Hình 30: Cấu trúc pipeline của khối Chromakey_core. 34 Hình 31: Sơ đồ khối chi tiết khối Chromakey_core. 34 Hình 32: Sơ đồ tín hiệu vào ra của khối Chrk_data_request.
35 Hình 33: Sơ đồ khối chi tiết Chrk_data_request. 35 Hình 34: Sơ đồ tín hiệu vào ra của khối Chrk_key_selection. 36 Hình 35: Sơ đồ cấu trúc khối Chrk_key_selection. 36 Hình 36: Cấu trúc của khối Chrk_segmentation.
37 Hình 37: Cấu trúc của khối Unknown_Processing. 38 Hình 38: Flow Summary report, báo cáo về sử dụng tài nguyên FPGA của IP. 39 Hình 39: Tần số FMAX của IP, mô hình Slow 1200mV 85C. 39 Hình 40: Tần số FMAX của IP, mô hình Slow 1200mV 0C.
39 Hình 41:Kết quả thực hiện giải thuật Chroma-Key. 40 Hình 42: Minh họa ứng dụng duyệt kênh tivi. 42 Hình 43: Ứng dụng trong các chương trình truyền hình trực tiếp [http://vtv. 42 Hình 44: Minh họa giám sát các kênh tivi trong phim trường.
43 Hình 45: Minh họa ứng dụng PiP trong giám sát camera an ninh. 43 Hình 46: Minh họa các kiểu trộn kênh Alpha (Nguồn - wiki). 45 Hình 48:Sơ đồ tồng quát của Videocube (video mixer ip core) [19]. 45 Hình 49: Sản phẩm MVS-12 Multi-viewer & Matrix Switcher của Roland [20].
46 Hình 50:Chức năng Matrix Switcher của MVS-12 [20]. 46 Hình 51:Chức năng Multi-View của MVS-12 [20]. 47 Hình 52:Chức năng điều khiển của MVS-12 [20]. 47 Hình 53:IQ-Video của Mikroprojekt [21].