Tổng quan nghiên cứu

Trong bối cảnh bùng nổ công nghệ thông tin và truyền thông số, an toàn dữ liệu đã trở thành yếu tố sống còn đối với các hệ thống tài chính, ngân hàng, viễn thông và an ninh quốc phòng. Tiêu chuẩn mã hóa dữ liệu cũ DES với độ dài khóa thực tế 56 bit đã bộc lộ những lỗ hổng nghiêm trọng khi các cỗ máy chuyên dụng có khả năng thực hiện 88 tỷ phép thử mỗi giây và bẻ khóa thành công chỉ trong khoảng 3,5 giờ. Để thiết lập một bức tường lửa mật mã kiên cố, tiêu chuẩn mã hóa tiên tiến AES với không gian khóa khổng lồ lên tới 2 lũy thừa 128 tổ hợp (tương đương khoảng 3,4 nhân 10 mũ 38 khả năng) đã được chuẩn hóa để thay thế hoàn toàn DES và Triple-DES.

Tuy nhiên, các giải pháp bảo mật bằng phần mềm thuần túy trên máy tính thường bị giới hạn về tốc độ xử lý và dễ bị can thiệp vật lý vào bộ nhớ, trong khi các thiết bị bảo mật phần cứng chuyên dụng nhập khẩu từ nước ngoài có giá thành lên tới hàng chục nghìn USD, vượt quá khả năng tiếp cận của hơn 80% doanh nghiệp vừa và nhỏ tại Việt Nam. Đồng thời, các cơ quan trọng yếu về an ninh quốc phòng luôn đặt ra yêu cầu cấp thiết về việc tự chủ công nghệ giải mã và mã hóa để tránh các nguy cơ cài cắm mã độc từ thiết bị ngoại nhập.

Luận văn thạc sĩ khoa học chuyên ngành Điện tử Viễn thông với đề tài "Thiết kế vi mạch thực hiện thuật toán AES dựa trên công nghệ FPGA" do học viên Đinh Kim Chi thực hiện tại Trường Đại học Bách khoa Hà Nội trong giai đoạn 2004 - 2006 nhằm giải quyết bài toán cốt lõi này. Mục tiêu nghiên cứu tập trung vào việc mô hình hóa, lập trình và chế tạo thành công vi mạch xử lý phần cứng thuật toán AES-128 trên nền tảng chip khả trình FPGA Altera Cyclone EP1C6Q240-C8, kết hợp thiết kế bo mạch in PCB thử nghiệm độc lập và phần mềm giám sát giao tiếp máy tính. Nghiên cứu mang ý nghĩa thực tiễn to lớn khi mở ra hướng đi tự chủ công nghệ vi mạch bảo mật với chi phí chế tạo ước tính chỉ bằng dưới 10% so với thiết bị thương mại cùng phân khúc, đảm bảo tính toàn vẹn và độ tin cậy tuyệt đối cho luồng truyền thông số liệu.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết mật mã học đối xứng hiện đại, tuân thủ tiêu chuẩn quốc tế FIPS 197 do Viện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ NIST ban hành chính thức vào tháng 11 năm 2001 dựa trên thuật toán gốc Rijndael của hai nhà khoa học Joan Daemen và Vincent Rijmen. Hệ thống lý thuyết mật mã AES vận hành dựa trên đại số trừu tượng trên trường hữu hạn Galois GF(2 mũ 8), trong đó mỗi byte dữ liệu được xem là một đa thức nhị phân bậc nhỏ hơn 8 và các phép nhân được tính toán theo modulo đa thức tối giản m(x) = x mũ 8 + x mũ 4 + x mũ 3 + x + 1 (biểu diễn dưới dạng hex là 0x11B).

Mô hình nghiên cứu quy định khối dữ liệu đầu vào, đầu ra và ma trận trạng thái trung gian đều có kích thước cố định 128 bit, được tổ chức thành mảng hai chiều gồm 4 hàng và 4 cột byte (Nb = 4). Luồng thuật toán AES-128 trải qua 10 chu trình biến đổi lặp (Nr = 10) với 4 phép biến đổi thành phần cơ bản:

  1. SubBytes: Phép thay thế byte phi tuyến tính độc lập thông qua bảng tra cứu S-box được xây dựng từ phép nghịch đảo nhân trong trường GF(2 mũ 8) kết hợp biến đổi affine.
  2. ShiftRows: Phép dịch vòng các byte trên 3 hàng cuối cùng của ma trận trạng thái với các độ dời tương ứng là 1, 2 và 3 byte nhằm phân tán thông tin.
  3. MixColumns: Phép khuếch tán dữ liệu theo từng cột thông qua phép nhân ma trận đa thức modulo x mũ 4 + 1 với đa thức cố định a(x) = {03}x mũ 3 + {01}x mũ 2 + {01}x + {02}.
  4. AddRoundKey: Phép cộng logic XOR từng cột của ma trận trạng thái với một khóa con tương ứng được sinh ra từ thuật toán mở rộng khóa KeyExpansion (tổng cộng 44 từ 32 bit).

Bên cạnh cấu trúc mã hóa chuẩn, luận văn áp dụng lý thuyết giải mã tương đương (Equivalent Inverse Cipher) bằng cách hoán đổi trật tự giữa phép InvSubBytes và InvShiftRows, đồng thời hoán đổi InvMixColumns và AddRoundKey với các khóa con đã qua biến đổi tương đương, giúp cấu trúc phần cứng của khối giải mã có tính đồng nhất cao với khối mã hóa.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thực nghiệm kết hợp mô phỏng số và chế tạo mẫu phần cứng vật lý. Bộ dữ liệu mẫu được chọn chủ đích bao gồm 100% tập vector kiểm thử chuẩn (Known Answer Test Vectors) do NIST công bố năm 2001, bao gồm các chuỗi dữ liệu nhị phân giả ngẫu nhiên, các trường hợp bản rõ toàn bit 0, toàn bit 1 và các mẫu khóa 128 bit đặc biệt nhằm kiểm tra toàn diện khả năng đáp ứng logic và độ lệch bit. Phương pháp chọn mẫu chuẩn quốc tế này là bắt buộc đối với lĩnh vực vi mạch mật mã nhằm đảm bảo khả năng tương thích toàn cầu và sai số thuật toán bằng 0.

Quy trình phân tích và thiết kế phần cứng sử dụng ngôn ngữ mô tả phần cứng VHDL kết hợp AHDL trên môi trường phát triển tích hợp Altera Quartus II và công cụ mô phỏng dạng sóng ModelSim. Lý do lựa chọn phương pháp này là khả năng phân tích chi tiết độ trễ truyền lan của cổng logic, kiểm tra chính xác giản đồ thời gian đến từng phần mười nanogiây, đồng thời tối ưu hóa việc phân bổ tài nguyên phần tử logic LEs và các khối nhớ nhúng trong vi mạch.

Timeline nghiên cứu được triển khai chặt chẽ trong vòng 24 tháng (2004 - 2006) qua 3 giai đoạn:

  • Giai đoạn 1 (tháng 1 - tháng 6): Nghiên cứu cơ sở toán học, lập trình phần mềm mô phỏng thuật toán AES trên máy tính bằng ngôn ngữ cấp cao để làm hệ quy chiếu đối chứng.
  • Giai đoạn 2 (tháng 7 - tháng 16): Thiết kế kiến trúc RTL cho các khối SubBytes, ShiftRows, MixColumns, sinh khóa con và điều khiển luồng dữ liệu; tổng hợp và mô phỏng chức năng logic trên phần mềm.
  • Giai đoạn 3 (tháng 17 - tháng 24): Thiết kế bo mạch in PCB 2 lớp, lựa chọn linh kiện, nạp cấu hình logic vào chip FPGA Altera Cyclone EP1C6Q240-C8 và đo kiểm truyền nhận dữ liệu thực tế giữa hai máy tính qua cổng giao tiếp nối tiếp.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình nghiên cứu và thực nghiệm đã mang lại những kết quả kỹ thuật nổi bật:

Thứ nhất, thiết kế thành công toàn bộ lõi vi mạch mã hóa và giải mã AES-128 trên một chip khả trình đơn lẻ Altera Cyclone EP1C6Q240-C8. Kết quả biên dịch và tổng hợp mạch cho thấy module mã hóa và giải mã kết hợp chỉ chiếm dụng chưa đến 70% tổng số 5.980 phần tử logic (Logic Elements - LEs) của chip, đồng thời sử dụng hiệu quả hệ thống chân vào/ra với 240 chân đóng gói chuẩn PQFP, giúp tiết kiệm hơn 30% diện tích tài nguyên silicon so với các thiết kế phần cứng rời rạc truyền thống.

Thứ hai, thông lượng xử lý và tốc độ mã hóa phần cứng đạt hiệu năng vượt trội. Vi mạch phần cứng thực hiện toàn bộ 10 chu trình biến đổi của khối dữ liệu 128 bit với xung nhịp đồng hồ ổn định, giảm thiểu độ trễ xử lý xuống mức nanogiây. So sánh trực tiếp trên cùng một tập dữ liệu thử nghiệm, tốc độ mã hóa trên vi mạch FPGA nhanh hơn khoảng 25 lần so với chương trình mã hóa phần mềm chạy trên vi xử lý máy tính thông dụng cùng thời kỳ.

Thứ ba, cấu trúc giải mã tương đương đã chứng minh tính tối ưu vượt trội khi tái sử dụng được hơn 85% kiến trúc đường truyền dữ liệu và hệ thống bus nội bộ giữa hai chiều mã hóa và giải mã. Điều này giúp giảm thiểu độ phức tạp của việc định tuyến dây dẫn trên chip, triệt tiêu hiện tượng lệch pha tín hiệu (clock skew) và đảm bảo tính ổn định tối đa cho vi mạch khi vận hành liên tục.

Thảo luận kết quả

Hiệu năng xử lý vượt bậc của vi mạch FPGA so với phần mềm bắt nguồn từ bản chất xử lý song song ở mức phần cứng. Trong khi các vi xử lý máy tính cấu trúc Von Neumann phải thực hiện tuần tự hàng loạt lệnh nạp, lưu, tính toán đại số và truy xuất bộ nhớ cho từng byte dữ liệu, vi mạch FPGA cho phép ánh xạ trực tiếp các phép biến đổi toán học phức tạp như ma trận MixColumns và bảng S-box của SubBytes thành các mạng cổng logic tổ hợp và bảng tra cứu LUTs vận hành đồng thời trong cùng một chu kỳ xung clock.

Khi so sánh với tiêu chuẩn DES (độ dài khóa 56 bit) và Triple-DES (vận hành 3 lượt DES với 48 chu trình tính toán), thuật toán AES-128 trên phần cứng vừa đảm bảo tính an toàn mật mã cao hơn gấp hàng tỷ lần trước các thuật toán tấn công vét cạn, vừa có tốc độ xử lý nhanh hơn Triple-DES tới hơn 300% do cấu trúc chu trình biến đổi gọn gàng (10 chu trình thay vì 48 chu trình).

Trong các báo cáo kỹ thuật, dữ liệu thực nghiệm được trực quan hóa sinh động thông qua hệ thống biểu đồ và bảng biểu chuyên sâu:

  • Giản đồ thời gian (Timing Simulation Waveforms) thể hiện trực quan mối quan hệ giữa xung clock hệ thống, tín hiệu nạp khóa, cờ báo dữ liệu sẵn sàng và dữ liệu đầu ra 128 bit sau đúng 10 chu kỳ xung nhịp.
  • Sơ đồ mạch in PCB 2 lớp chi tiết thể hiện cách bố trí nguồn điện, mạch lọc nhiễu, thạch anh dao động và đường truyền tín hiệu vi sai giúp bảo toàn chất lượng tín hiệu.
  • Bảng tổng hợp đối chiếu mức độ tiêu hao tài nguyên logic cells, bộ nhớ RAM nhúng và thông lượng xử lý giữa các phương pháp tiếp cận thiết kế vi mạch khác nhau, cung cấp bằng chứng định lượng rõ ràng cho tính khả thi của giải pháp.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu thực nghiệm đã đạt được, tác giả đưa ra 4 khuyến nghị và định hướng phát triển có tính ứng dụng cao:

  1. Ứng dụng kỹ thuật đường ống sâu (Pipelined Architecture): Các nhóm kỹ sư thiết kế phần cứng viễn thông nên tích hợp thêm các thanh ghi chốt giữa các chu trình mã hóa nhằm nâng cao tần số xung nhịp vận hành của lõi AES lên trên 150 MHz, hướng tới mục tiêu đạt thông lượng dữ liệu mức Gigabit mỗi giây, đáp ứng yêu cầu mã hóa tốc độ cao trên các đường truyền cáp quang mạng WAN và SONET/SDH trong lộ trình 12 tháng tới.
  2. Mở rộng khả năng xử lý đa khóa linh hoạt: Nhóm nghiên cứu thuộc các viện công nghệ mật mã cần phát triển bộ điều khiển cấu hình động để vi mạch tự động chuyển đổi giữa các chuẩn AES-128 (10 vòng), AES-192 (12 vòng) và AES-256 (14 vòng) tùy theo yêu cầu mức độ bảo mật của từng loại giao dịch, dự kiến hoàn thiện trong khung thời gian 6 tháng.
  3. Tích hợp cơ chế bảo vệ vật lý chống tấn công kênh bên (Side-Channel Attacks): Các đơn vị thiết kế phần cứng quốc phòng cần bổ sung lớp phủ vật lý bảo vệ chip và thiết kế mạch xáo trộn năng lượng tiêu thụ (Power Analysis Resistance) nhằm ngăn chặn kẻ tấn công giải mã khóa thông qua việc đo bức xạ điện từ và công suất tiêu tán, triển khai trong giai đoạn 18 tháng.
  4. Chuẩn hóa giao tiếp bus hệ thống sang PCI Express và USB tốc độ cao: Các doanh nghiệp sản xuất thiết bị mạng trong nước nên hợp tác với các trường đại học để đóng gói vi mạch FPGA thành các card mở rộng cắm trực tiếp vào máy chủ máy tính, giúp các ngân hàng thương mại và cơ quan nhà nước triển khai hệ thống bảo mật đường truyền nội bộ với chi phí tiết kiệm trên 60% so với mua thiết bị nước ngoài.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu học thuật và kỹ thuật chuyên sâu giá trị cho 4 nhóm đối tượng chính:

  1. Kỹ sư thiết kế vi mạch và hệ thống nhúng (FPGA/ASIC Designers): Cung cấp toàn bộ phương pháp luận mô hình hóa ngôn ngữ phần cứng VHDL/AHDL, kỹ thuật tối ưu hóa diện tích phần tử logic LEs, thiết kế mạch in PCB chống nhiễu và quy trình hiện thực hóa thuật toán toán học trừu tượng thành mạch điện tử thực tế.
  2. Chuyên gia an toàn thông tin và kiến trúc sư an ninh mạng (Cybersecurity Specialists): Cung cấp góc nhìn toàn diện về cơ chế quản lý khóa tập trung KDC và biên dịch khóa KTC, phân tích mức độ an toàn của không gian khóa 128 bit và đánh giá sự vượt trội của giải pháp mã hóa phần cứng so với phần mềm trong việc chống nghe lén trên mạng truyền số liệu.
  3. Các ngân hàng thương mại và doanh nghiệp hạ tầng viễn thông (Financial & Telecom Enterprises): Tham khảo mô hình thiết bị mã hóa đường truyền độc lập giá thành thấp để ứng dụng bảo vệ luồng dữ liệu liên chi nhánh, mạng riêng ảo VPN và các kết nối thuê kênh riêng leased-line mà không phụ thuộc vào thiết bị ngoại nhập đắt đỏ.
  4. Giảng viên, nghiên cứu sinh và học viên cao học chuyên ngành Điện tử Viễn thông và Kỹ thuật Máy tính: Tài liệu học tập mẫu mực kết hợp chặt chẽ giữa cơ sở lý thuyết toán học trường Galois GF(2 mũ 8), kỹ thuật mô phỏng kiểm thử chuẩn NIST và kỹ năng chế tạo phần cứng thực nghiệm hoàn chỉnh.

Câu hỏi thường gặp

  1. Thuật toán AES-128 trong luận văn có độ an toàn thực tế như thế nào trước các cuộc tấn công bẻ khóa? Thuật toán AES-128 sở hữu chiều dài khóa 128 bit, tạo ra không gian tìm kiếm khổng lồ với khoảng 3,4 nhân 10 mũ 38 khóa khả dĩ. Ngay cả khi sử dụng siêu máy tính thử nghiệm 1 tỷ tỷ khóa mỗi giây, kẻ tấn công cũng phải mất hàng tỷ năm để duyệt hết không gian khóa, đảm bảo an toàn tuyệt đối trước các đòn tấn công vét cạn brute-force.

  2. Tại sao việc triển khai AES trên phần cứng FPGA lại vượt trội hơn chạy bằng phần mềm trên máy tính? Thực thi trên FPGA cho phép tính toán song song các phép biến đổi ma trận SubBytes và MixColumns trong cùng chu kỳ xung clock, đạt tốc độ xử lý nhanh hơn khoảng 25 lần so với phần mềm. Ngoài ra, phần cứng lưu trữ khóa trong các thanh ghi nội bộ khép kín, ngăn chặn nguy cơ bị trích xuất hoặc chỉnh sửa trái phép qua bộ nhớ RAM hệ thống.

  3. Kiến trúc giải mã tương đương (Equivalent Inverse Cipher) mang lại lợi ích cụ thể gì cho thiết kế vi mạch? Kiến trúc này đồng bộ hóa thứ tự các phép biến đổi giải mã tương tự như chiều mã hóa bằng cách hoán đổi vị trí các khối InvSubBytes, InvShiftRows và áp dụng InvMixColumns cho khóa con. Nhờ đó, phần cứng tái sử dụng được hơn 85% cấu trúc đường truyền dữ liệu và logic điều khiển, giảm đáng kể diện tích vi mạch.

  4. Chip FPGA Altera Cyclone EP1C6Q240-C8 đáp ứng các yêu cầu kỹ thuật của đề tài như thế nào? Chip EP1C6Q240-C8 sở hữu 5.980 phần tử logic (LEs) cùng 240 chân vào/ra tốc độ cao, hoàn toàn đáp ứng đủ tài nguyên để tích hợp trọn vẹn module mã hóa, giải mã AES-128 và các khối giao tiếp truyền thông nối tiếp mà vẫn duy trì mức chiếm dụng tài nguyên an toàn dưới 70%, giúp vi mạch hoạt động ổn định và tỏa nhiệt thấp.

  5. Hệ thống thử nghiệm thực tế trong luận văn đã kiểm chứng tính đúng đắn của thuật toán ra sao? Tác giả đã nạp cấu hình logic vào chip FPGA gắn trên bo mạch PCB tự thiết kế, sau đó kết nối trực tiếp với 2 máy tính qua cổng giao tiếp. Dữ liệu văn bản gốc từ máy tính thứ nhất được mã hóa qua chip FPGA, truyền qua đường dẫn vật lý và được chip giải mã chính xác thành bản rõ tại máy tính thứ hai, trùng khớp 100% với các vector kiểm thử chuẩn của NIST.

Kết luận

  • Luận văn đã nghiên cứu toàn diện cơ sở toán học trường Galois GF(2 mũ 8) và chuẩn hóa thành công quy trình thiết kế phần cứng thuật toán mã hóa tiên tiến AES-128 trên nền tảng công nghệ vi mạch khả trình FPGA.
  • Thiết kế hoàn chỉnh kiến trúc RTL cho khối mã hóa, giải mã tương đương và bộ sinh khóa con trên chip Altera Cyclone EP1C6Q240-C8 với mức chiếm dụng tài nguyên tối ưu dưới 70% tổng số 5.980 phần tử logic LEs.
  • Tốc độ xử lý dữ liệu của vi mạch phần cứng đạt hiệu năng cao vượt trội, nhanh gấp khoảng 25 lần so với giải pháp phần mềm máy tính và vượt hơn 300% tốc độ của tiêu chuẩn Triple-DES truyền thống.
  • Hiện thực hóa thành công bo mạch in thử nghiệm PCB độc lập, truyền nhận dữ liệu mã hóa thực tế giữa hai máy tính với độ chính xác tuyệt đối, khớp 100% tập vector kiểm thử chuẩn quốc tế NIST FIPS 197.
  • Đề tài đóng góp nền tảng kỹ thuật vững chắc cho việc tự chủ sản xuất các thiết bị bảo mật vi mạch "Make in Vietnam" với giá thành thấp, phục vụ đắc lực cho các hệ thống an ninh viễn thông, tài chính ngân hàng và an ninh quốc phòng. Trong các giai đoạn tiếp theo, việc nâng cấp lõi vi mạch lên cấu trúc đường ống Pipelined 150 MHz sẽ mở rộng khả năng bảo mật cho hạ tầng mạng truyền dẫn cáp quang tốc độ cao. Các kỹ sư phần cứng và nhà nghiên cứu an toàn thông tin có thể tham khảo toàn bộ mã nguồn VHDL và thiết kế mạch in chi tiết trong luận văn để ứng dụng trực tiếp vào các dự án thương mại hóa thiết bị bảo mật số liệu chuyên dụng.