Bối cảnh và vấn đề nghiên cứu

Trong y học hiện đại, việc theo dõi và phát hiện sớm các rối loạn nhịp tim đóng vai trò thiết yếu nhằm giảm thiểu tỷ lệ tử vong do các biến cố tim mạch nguy hiểm như nhồi máu cơ tim hay đột quỵ. Tín hiệu điện tâm đồ (Electrocardiogram - ECG) là công cụ chủ đạo ghi lại hoạt động điện học của tim, phản ánh trực tiếp tình trạng khử cực và tái cực của cơ tim thông qua các sóng đặc trưng, phức bộ QRS và các khoảng thời gian. Để phục vụ việc theo dõi liên tục trong các hệ thống y tế di động và thiết bị đeo (wearable devices), yêu cầu đặt ra là phải xây dựng các thuật toán xử lý tín hiệu thời gian thực có khả năng hoạt động trong môi trường bị giới hạn nghiêm ngặt về năng lượng tiêu thụ và dung lượng bộ nhớ.

Vấn đề kỹ thuật cốt lõi được tác giả xác định nằm ở sự đánh đổi giữa hai phương pháp tiếp cận nhận dạng nhịp tim truyền thống:

  • Phương pháp dựa trên đặc điểm (feature-based): Trích xuất các điểm cơ sở (onset, peak, offset, biên độ và khoảng thời gian) kết hợp tỷ lệ khoảng RR. Phương pháp này phát hiện tốt các nhịp co tâm thất sớm (PVC) và nhịp nhĩ sớm (PAC) do có sự biến thiên rõ rệt về khoảng RR. Tuy nhiên, phương pháp gặp khó khăn lớn khi chọn các điểm cơ sở thiếu độ tin cậy trong môi trường có nhiễu, đồng thời hoàn toàn bất lực trước nhịp tim hợp nhất (Fusion beat - dạng kết hợp giữa nhịp thất và nhịp bình thường) do khoảng RR của nhịp này tương tự nhịp bình thường.
  • Phương pháp dựa trên hình dạng (shape-based): Sử dụng dạng sóng mẫu (template) tập trung quanh đỉnh R để so khớp độ tương đồng. Phương pháp này phát hiện hiệu quả PVC và nhịp hợp nhất nhờ sự biến dạng biên độ sóng, nhưng không thể nhận diện PAC vì hình dạng sóng của PAC gần như tương đồng với nhịp bình thường. Ngoài ra, việc xây dựng và lưu trữ mẫu hình dạng thường đòi hỏi can thiệp thủ công hoặc chiếm dụng dung lượng bộ nhớ rất lớn.

Trước mâu thuẫn kỹ thuật đó, khóa luận đặt ra các mục tiêu và nhiệm vụ nghiên cứu cụ thể:

  1. Nghiên cứu giải pháp kết hợp đồng thời cả hai yếu tố: tỷ lệ khoảng RR (đặc điểm) và hệ số tương quan Pearson (hình dạng sóng) thông qua thuật toán phân cụm mẫu để nhận dạng chính xác 4 loại nhịp tim: nhịp bình thường (N), co tâm thất sớm (V), nhịp nhĩ sớm (A) và nhịp hợp nhất (F).
  2. Tối ưu hóa giải thuật phân cụm mẫu (khởi tạo, cập nhật tuần tự từng nhịp, loại bỏ mẫu nhiễu và sắp xếp theo mức độ quan trọng) nhằm cực tiểu hóa dung lượng bộ nhớ và thời gian tính toán.
  3. Thiết kế kiến trúc phần cứng chuyên dụng bằng ngôn ngữ Verilog HDL, đóng gói thành các khối IP và tích hợp vào hệ thống trên vi mạch (System-on-Chip - SoC) trên nền tảng Xilinx Vivado.
  4. Hiện thực hóa và kiểm thử thực nghiệm thiết kế trên bo mạch phần cứng FPGA Xilinx Zynq UltraScale+ MPSoC ZCU102, đánh giá các chỉ số định lượng về tần số hoạt động, tài nguyên phần cứng, công suất và độ chính xác phân loại.

Đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Tín hiệu điện tâm đồ thu thập từ cơ sở dữ liệu nhịp tim bất thường MIT-BIH (MIT-BIH Arrhythmia Database) do PhysioNet cung cấp, bao gồm các bản ghi nhịp tim chuẩn lâm sàng của các bệnh nhân nội trú và ngoại trú với các nhãn chú thích chính xác từ chuyên gia.
  • Phạm vi nghiên cứu: Giới hạn ở quy trình tiền xử lý phát hiện đỉnh R bằng thuật toán Pan-Tompkins; phát triển và tối ưu thuật toán phân cụm mẫu; thiết kế vi kiến trúc phần cứng RTL (Verilog HDL); hiện thực hóa hệ thống SoC trên nền tảng FPGA Zynq UltraScale+ MPSoC ZCU102 ở tần số hoạt động 166 MHz.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết và mô hình tính toán

Nghiên cứu vận dụng nền tảng điện sinh lý học tim mạch cùng các mô hình toán học và chuẩn giao tiếp phần cứng tiêu chuẩn:

  • Đặc trưng điện tâm đồ (ECG): Một chu kỳ tim sinh lý bình thường gồm sóng P (khử cực tâm nhĩ), phức bộ QRS (khử cực tâm thất), đoạn ST và sóng T (tái cực tâm thất). Các giới hạn sinh lý tiêu chuẩn gồm: khoảng PR từ 0,12 đến 0,20 s; phức bộ QRS kéo dài từ 0,06 đến 0,10 s (60 đến 100 ms); đoạn ST khử cực hoàn toàn kéo dài đến 0,43 s; sóng T kéo dài từ 0,10 đến 0,25 s (biên độ dưới 5 mm); và khoảng R-R duy trì từ 0,6 đến 1,0 s (tương ứng nhịp tim bình thường 60–100 nhịp/phút).
  • Thuật toán Pan-Tompkins (1985): Chuỗi xử lý số nhằm trích xuất phức bộ QRS và đỉnh R với tốc độ lấy mẫu 200 mẫu/giây bao gồm:
    • Bộ lọc thông dải số (Bandpass Filter): Kết hợp bộ lọc thông thấp (LPF, tần số cắt ~11 Hz, độ trễ 6 mẫu, độ khuếch đại 36) và bộ lọc thông cao (HPF, tần số cắt ~5 Hz, độ trễ 16 mẫu, độ khuếch đại 32) để tạo dải thông 3 dB từ 5–12 Hz nhằm triệt tiêu nhiễu tần số 60 Hz, trôi đường cơ sở và nhiễu sóng T.
    • Bộ lọc xấp xỉ đạo hàm 5 điểm: Làm nổi bật sườn dốc của phức bộ QRS với độ trễ 2 mẫu.
    • Bình phương biên độ: Phi tuyến hóa tín hiệu, làm dương toàn bộ dữ liệu và khuếch đại các thành phần tần số cao của phức hợp QRS.
    • Tích phân cửa số di chuyển (Moving Window Integration): Sử dụng độ rộng cửa sổ $N = 30$ mẫu (tương đương 150 ms ở tần số 200 Hz).
    • Bộ ngưỡng kép thích ứng: Sử dụng hai ngưỡng $THRESHOLD\ I1$ và $THRESHOLD\ I2$ cập nhật liên tục từ ước tính đỉnh tín hiệu ($SPKI$) và đỉnh nhiễu ($NPKI$).
  • Mô hình tính toán tỷ lệ khoảng RR: Nhịp bất thường dạng co bóp sớm làm rút ngắn khoảng cách giữa hai đỉnh R liên tiếp ($RRA$). Tỷ lệ khoảng RR giữa nhịp bình thường ($RRN$) và nhịp bất thường được xác định theo công thức: $$RR_ratio = \frac{RRN}{RRA}$$ Đối với nhịp bình thường xảy ra ngay sau nhịp bất thường (có khoảng ngừng bù trừ khiến $RR_ratio > 1$), giá trị được hiệu chỉnh: $$RR_ratio = \min\left(1, \frac{RRN}{RRA}\right)$$
  • Hệ số tương quan Pearson: Xác định mức độ tương đồng về hình dạng sóng giữa mẫu nhịp tim hiện tại ($X$) và vector mẫu trung tâm ($Y$): $$r_{xy} = \frac{\sum_{i=1}^{n} (X_i - \bar{X})(Y_i - \bar{Y})}{\sqrt{\sum_{i=1}^{n} (X_i - \bar{X})^2 \sum_{i=1}^{n} (Y_i - \bar{Y})^2}}$$ Mức độ tương quan được phân loại định lượng theo bảng sau:
Giá trị hệ số tương quan ($r$) Mức độ tương quan Chiều hướng tương quan
$r > 0{,}7$ Rất mạnh Dương
$0{,}5 < r \le 0{,}7$ Mạnh Dương
$0{,}3 < r \le 0{,}5$ Trung bình Dương
$0 < r \le 0{,}3$ Yếu Dương
$0$ Không có tương quan Không
$-0{,}3 \le r < 0$ Yếu Âm
$-0{,}5 \le r < -0{,}3$ Trung bình Âm
$-0{,}7 \le r < -0{,}5$ Mạnh Âm
$r < -0{,}7$ Rất mạnh Âm

Phương pháp nghiên cứu thực tế

  • Phương pháp phân tích - thực nghiệm: Tác giả tiến hành mô phỏng thuật toán trên phần mềm, sau đó hiện thực mô hình kiến trúc phần cứng trên ngôn ngữ Verilog HDL, chạy kiểm tra hành vi (behavioral simulation) trên Vivado, và nạp bitstream thực thi trực tiếp trên FPGA ZCU102.
  • Nguồn dữ liệu: Bộ dữ liệu MIT-BIH Arrhythmia Database từ PhysioNet gồm 48 bản ghi điện tâm đồ 2 kênh, thời lượng 30 phút mỗi bản ghi, thu nhận từ 47 đối tượng nghiên cứu (gồm 60% bệnh nhân nội trú và 40% bệnh nhân ngoại trú tại Bệnh viện Beth Israel, Boston trong giai đoạn 1975–1979). Nghiên cứu tiến hành mô phỏng và kiểm thử trên các bản ghi cụ thể như 100, 101, 102, 103, 106, 107, 108 và 109.

Thiết kế và triển khai

Hệ thống được thiết kế dưới dạng kiến trúc hệ thống trên vi mạch (System-on-Chip - SoC) tích hợp giữa hệ thống xử lý (Processing System - PS) và logic khả trình (Programmable Logic - PL) trên vi mạch FPGA Xilinx Zynq UltraScale+ MPSoC ZCU102.

                    +------------------------------------+
                    |   Processing System (ARM Cortex)   |
                    +------------------------------------+
                                      |
                                [AXI Interconnect]
                                      |
+-------------------------------------v-------------------------------------+
| Programmable Logic (PL)                                                   |
|                                                                           |
|  +--------------------+      +--------------------+      +-------------+  |
|  | Khoi khoi tao va   |----->| Khoi toi uu hoa    |----->| Khoi phan   |  |
|  | cap nhat cum mau   |      | cum mau            |      | loai nhip   |  |
|  +--------------------+      +--------------------+      +-------------+  |
|            |                           |                        |         |
|            +---------------------------+------------------------+         |
|                                        |                                  |
|                                [BRAM Controller]                          |
|                                        |                                  |
|                               +------------------+                        |
|                               |   IP Block RAM   |                        |
|                               | (3000 x 32-bit)  |                        |
|                               +------------------+                        |
+---------------------------------------------------------------------------+

Kiến trúc các khối chức năng phần cứng

Thuật toán được phân rã thành 3 khối xử lý logic tuần tự:

  1. Khối khởi tạo và cập nhật cụm mẫu: Nhận tín hiệu hình dạng nhịp tim đầu vào ($S$) và khoảng cách RR ($list_RR_intervals$). Khởi tạo cụm đầu tiên với trọng số nhịp bằng 1. Với mỗi nhịp tiếp theo, khối tính toán tỷ lệ khoảng cách RR và độ tương tự Pearson với các cụm đã có; nếu độ tương quan vượt ngưỡng ($M > threshold$), cụm tương ứng sẽ được cập nhật trung bình có trọng số theo công thức: $$C_T[p] = \frac{C_C[p] \times C_T[p] + S[i]}{C_C[p] + 1}$$ Nếu không vượt ngưỡng, một cụm mẫu mới được thiết lập.
  2. Khối tối ưu hóa cụm mẫu: Thực hiện sắp xếp các cụm mẫu theo số lượng nhịp tim giảm dần. Lấy cụm có số đếm lớn nhất làm chuẩn đại diện cho nhịp bình thường; tiến hành đo độ tương tự Pearson và tỷ lệ RR với các cụm còn lại để gộp hoặc loại bỏ các cụm dưới ngưỡng, thu gọn bảng mẫu lưu trữ.
  3. Khối phân loại nhịp tim bất thường: So khớp nhịp tim cần kiểm tra với cụm mẫu chuẩn đã tối ưu. Nếu độ tương tự hình dạng và tỷ lệ RR trung bình đạt ngưỡng, nhịp được gán nhãn bình thường (Normal); ngược lại gán nhãn bất thường (V, A, F). Kết quả phân loại được đối chiếu với nhãn chuẩn MIT-BIH để xuất các tín hiệu True Positive (TP), True Negative (TN), False Positive (FP) và False Negative (FN).

Kỹ thuật thiết kế mạch số trên Verilog HDL

  • Điều khiển trạng thái bằng biến cờ (Handshaking Flags): Sử dụng các cặp cờ bắt đầu/hoàn thành (start0/done0, start1/done1) kết hợp biến thanh ghi trạng thái setup để đồng bộ hóa hoạt động tuần tự giữa các module chức năng độc lập.
  • Kỹ thuật lặp hữu hạn bằng bộ cộng và bộ so sánh: Sử dụng bộ đếm tăng dần ($a = a + 1$) kết hợp bộ so sánh giá trị ($a < dodai_ab$) và bộ ghép kênh Mux 2-1 để duyệt dữ liệu tuần tự qua mảng thay cho vòng lặp phần mềm.
  • Hệ thống lưu trữ trên IP Block RAM (BRAM): Khởi tạo bộ nhớ nội bằng Vivado IP Core (Block Memory Generator v8.4) với cấu hình độ rộng dữ liệu 32 bit, độ sâu 3000 từ nhớ (3000 × 32-bit), hỗ trợ các chân điều khiển clk, en, wr, addr, din, dout.
  • Cơ chế chọn dữ liệu qua Mux 2-1 kết hợp BRAM: Sử dụng bộ ghép kênh Mux 2-1 để chuyển đổi linh hoạt nguồn ghi vào BRAM giữa dữ liệu ngoại vi đầu vào từ cổng hệ thống và dữ liệu cập nhật nội bộ sinh ra từ khối tính toán.

Tích hợp hệ thống SoC và giao thức AXI

  • Giao thức AMBA AXI: Sử dụng chuẩn kết nối AXI4 với 5 kênh truyền thông độc lập: Kênh địa chỉ ghi (AW), Kênh dữ liệu ghi (W), Kênh phản hồi ghi (B), Kênh địa chỉ đọc (AR) và Kênh dữ liệu đọc (R). Quá trình truyền dữ liệu tuân thủ cơ chế bắt tay 2 bước qua cặp tín hiệu VALID và READY.
  • Các thành phần hỗ trợ hệ thống:
    • IP Processor System Reset: Cung cấp xung reset đồng bộ cho toàn bộ hệ thống logic PL.
    • IP AXI SmartConnect: Đóng vai trò cầu nối chuyển mạch kết nối giữa lõi xử lý trung tâm và các khối IP tùy biến, tối ưu hóa băng thông truyền nhận dữ liệu.

Nội dung chính theo từng chương

Chương 1: Tổng quan đề tài

Chương 1 thiết lập tính cấp thiết của việc giám sát điện tâm đồ liên tục nhằm phát hiện sớm các bệnh lý tim mạch trên các thiết bị nhúng đeo tay tiêu thụ ít năng lượng. Tác giả phân tích ưu - nhược điểm của hai hướng tiếp cận chính: phát hiện dựa trên đặc điểm các điểm cơ sở và phát hiện dựa trên hình dạng sóng mẫu. Chương này tổng kết các công trình đi trước triển khai thuật toán trên phần cứng:

  • Nghiên cứu [17] phân loại được 16 loại nhịp nhưng độ chính xác và tần số hoạt động rất thấp, khó ứng dụng thời gian thực.
  • Nghiên cứu [18] đạt tần số 95 MHz và độ chính xác 100%, nhưng chỉ khai thác hình dạng đỉnh R và chỉ giới hạn ở 2 cụm mẫu.
  • Nghiên cứu [19] phân loại 4 loại nhịp nhưng tần số chỉ đạt 50 MHz và độ nhạy chỉ đạt 75%.
  • Các nghiên cứu phần mềm [20], [21] đạt độ chính xác từ 96,86% đến 99,93% nhưng chỉ chạy trên một số bản ghi chọn lọc và chưa giải quyết bài toán hiện thực hóa trên phần cứng chuyên dụng. Từ đó, tác giả đề xuất giải pháp phân cụm mẫu kết hợp tỷ lệ RR và tương quan Pearson thực thi trên FPGA ZCU102.

Chương 2: Cơ sở lý thuyết

Chương 2 trình bày toàn diện cơ chế phát sinh dòng điện tim từ nút xoang qua nút nhĩ thất đến mạng sợi Purkinje; các quy chuẩn đặt điện cực (tiêu chuẩn 12 đạo trình gồm 6 đạo trình chi và 6 đạo trình ngực); ý nghĩa sinh lý và giới hạn thời gian của các khoảng PR, phức bộ QRS, đoạn ST, sóng T và khoảng RR. Nội dung chương đi sâu vào bộ cơ sở dữ liệu MIT-BIH Arrhythmia Database (48 bản ghi 30 phút). Tiếp đó, chương mô tả chi tiết giải thuật Pan-Tompkins với đầy đủ các hàm truyền $H(z)$, đáp ứng biên độ $|H(\omega T)|$ và phương trình sai phân của bộ lọc thông thấp (tần số cắt 11 Hz), bộ lọc thông cao (tần số cắt 5 Hz), bộ lọc đạo hàm 5 điểm, phép toán bình phương biên độ và tích phân cửa số di chuyển ($N=30$). Cuối chương trình bày công thức tương quan Pearson, kiến trúc tổng thể của hệ thống trên vi mạch (SoC) và chi tiết 5 kênh giao tiếp, sơ đồ bắt tay tín hiệu của giao thức AMBA AXI.

Chương 3: Giải thuật cụm mẫu và thiết kế phần cứng

Chương 3 trình bày chi tiết thuật toán 4 bước đề xuất:

  1. Khởi tạo cụm mẫu: Lấy hình dạng nhịp đầu tiên, khoảng RR đầu tiên ($C_RR$) và gán trọng số $C_C = 1$.
  2. Cập nhật cụm mẫu: Tính toán tỷ lệ RR và độ tương tự Pearson cho từng nhịp tiếp theo; cập nhật trung bình có trọng số cho cụm có độ tương quan cao nhất vượt ngưỡng, hoặc tạo cụm mới khi không thỏa mãn ngưỡng.
  3. Tối ưu hóa cụm mẫu: Sắp xếp cụm theo trọng số giảm dần, dùng cụm có số đếm lớn nhất làm chuẩn để lọc bỏ và sáp nhập các cụm nhiễu hoặc cụm có tỷ lệ khoảng RR dưới ngưỡng.
  4. Phân loại nhịp tim bất thường: So sánh với cụm mẫu chuẩn để gán nhãn nhịp bình thường hoặc bất thường, tính toán các đại lượng $TP, TN, FP, FN$. Phần thiết kế phần cứng mô tả chi tiết mã nguồn Verilog áp dụng kỹ thuật cờ chuyển trạng thái (setup, done), bộ đếm lặp, cấu hình IP BRAM 32-bit sâu 3000 từ nhớ trên Vivado, mạch Mux 2-1 chọn đường dữ liệu, bảng mô tả chi tiết các cổng tín hiệu vào/ra (I/O) của từng module, cùng sơ đồ kết nối AXI SmartConnect và Processor System Reset trên nền FPGA.

Chương 4: Kết quả và đánh giá

Chương 4 công bố các kết quả thực nghiệm đạt được sau quá trình tổng hợp (synthesis), thực thi (implementation) và mô phỏng trên Vivado đối với các bản ghi MIT-BIH (100, 101, 102, 103, 106, 107, 108, 109). Chương đánh giá chi tiết ràng buộc thời gian (timing), tần số xung nhịp cực đại ($f_{max}$), lượng tài nguyên phần cứng logic tiêu thụ, mức năng lượng sử dụng trên bo mạch FPGA ZCU102, đồng thời lập bảng so sánh hiệu năng trực tiếp với các nghiên cứu công bố trước đây.

Chương 5: Kết luận và hướng phát triển tiếp theo

Chương 5 tóm kết toàn bộ kết quả nghiên cứu: hoàn thiện thuật toán phân cụm mẫu kết hợp hai tiêu chí đặc điểm - hình dạng, hiện thực thành công trên phần cứng SoC với tần số 166 MHz, thời gian xử lý ~1 giây mỗi mẫu và độ chính xác phân loại 92,96%. Tác giả vạch ra các hướng hoàn thiện tiếp theo nhằm nâng cao hiệu năng phần cứng và mở rộng khả năng xử lý thực tế.

Kết quả và đóng góp

Kết quả định lượng của nghiên cứu

Hệ thống thiết kế phần cứng trên vi mạch FPGA Xilinx Zynq UltraScale+ MPSoC ZCU102 đạt được các thông số kỹ thuật thực nghiệm:

  • Tần số hoạt động cực đại ($f_{max}$): Đạt 166 MHz.
  • Thời gian xử lý: Khoảng trên dưới 1 giây cho mỗi mẫu bản ghi, đáp ứng yêu cầu xử lý trong thời gian thực.
  • Khả năng phân loại: Nhận dạng thành công 4 loại nhịp tim gồm nhịp bình thường (N) và 3 dạng bất thường: co tâm thất sớm (V), nhịp nhĩ sớm (A), nhịp hợp nhất giữa tâm thất và bình thường (F).
  • Chỉ số phân loại đạt được:
    • Độ chính xác (Accuracy - $Acc$): 92,96%.
    • Độ đặc hiệu (Specificity - $Sp$): 80,35%.

Bảng đối sánh với các nghiên cứu tiền nhiệm

Bảng tổng hợp đối sánh các thông số kỹ thuật giữa giải thuật của khóa luận với các công trình được tác giả trích dẫn trong văn bản:

Nghiên cứu / Thuật toán Nền tảng thực thi Số loại nhịp phân cụm Tần số hoạt động ($f_{max}$) Độ chính xác ($Acc$) / Độ nhạy ($Se$) Đặc điểm kiến trúc / Hạn chế
Nghiên cứu [17] Phần cứng 16 loại Thấp Tỷ lệ chính xác rất thấp Khó áp dụng thời gian thực
Nghiên cứu [18] Phần cứng 2 cụm mẫu 95 MHz $Acc = 100%$ Chỉ dùng hình dạng đỉnh R, số cụm quá ít
Nghiên cứu [19] Phần cứng 4 loại 50 MHz $Se = 75%$ (không nêu $Acc$) Tần số và độ nhạy chưa cao
Nghiên cứu [20] Phần mềm 4 loại (N, V, A, F) Chạy mô phỏng $Acc = 96{,}86%$ Chỉ chạy trên 8 bản ghi chọn lọc
Nghiên cứu [21] Phần mềm 4 loại (N, S, V, F) Chạy mô phỏng $Acc = 99{,}93%$ Chỉ chạy trên 5 bản ghi chọn lọc
Khóa luận (Đề xuất) FPGA ZCU102 4 loại (N, V, A, F) 166 MHz $Acc = 92{,}96%$ ; $Sp = 80{,}35%$ Xử lý ~1s/mẫu, tích hợp SoC qua bus AXI

Đóng góp mới của đề tài

  1. Mô hình kết hợp hai pha: Kết hợp đồng thời đặc tính tỷ lệ khoảng RR và độ tương đồng hình dạng sóng Pearson, giải quyết triệt để điểm nghẽn của các nghiên cứu đơn tiêu chí (vốn bỏ sót nhịp PAC hoặc nhịp hợp nhất F).
  2. Thuật toán cụm động tiết kiệm tài nguyên: Thay vì lưu mẫu tĩnh đơn lẻ hoặc duy trì toàn bộ lịch sử nhịp gây tràn bộ nhớ, phương pháp cập nhật trung bình có trọng số tuần tự cho phép giải phóng dữ liệu nhịp đã xử lý, giúp cực tiểu hóa dung lượng BRAM trên FPGA.
  3. Hiện thực hóa kiến trúc phần cứng hoàn chỉnh: Đóng gói thành công các module Verilog tối ưu vòng lặp thành lõi IP, tích hợp hệ thống SoC hoàn chỉnh qua chuẩn bus AXI trên nền tảng Zynq UltraScale+ hiện đại, đạt tần số vượt trội (166 MHz) so với các thiết kế phần cứng trước đó ([18] đạt 95 MHz, [19] đạt 50 MHz).

Hạn chế và hướng nghiên cứu tiếp

Hạn chế được chỉ ra trong nghiên cứu

  • Hiện tượng nhịp bất thường liên tiếp: Trong trường hợp các nhịp tim bất thường xảy ra liên tục nhiều hơn 3 lần liên tiếp, khoảng cách giữa các nhịp này trở nên đồng đều khiến tỷ lệ khoảng RR giữa chúng xấp xỉ bằng 1. Khi đó, thuật toán có xu hướng nhận diện sai các nhịp bất thường nằm giữa thành nhịp bình thường, đòi hỏi phải bổ sung bước phân loại lại chuyên biệt.
  • Tập kiểm thử: Mặc dù thuật toán đã thử nghiệm thành công trên nhiều bản ghi phức tạp (100, 101, 102, 103, 106, 107, 108, 109), việc mở rộng đánh giá bao phủ toàn bộ các biến thể rối loạn nhịp hiếm gặp trên toàn bộ cơ sở dữ liệu MIT-BIH vẫn cần được tiếp tục hoàn thiện.

Hướng phát triển tiếp theo

  • Nghiên cứu cơ chế phân loại nâng cao cho các đoạn nhịp bất thường kéo dài liên tiếp nhằm khắc phục triệt để sai số khi tỷ lệ RR tiệm cận 1.
  • Tối ưu hóa sâu hơn kiến trúc đường ống (pipelining) trong các khối tính toán Verilog để tiếp tục tiết kiệm tài nguyên logic LUT, DSP và BRAM.
  • Khai thác khả năng sinh tệp dữ liệu phân cụm tự động bằng cách điều chỉnh các ngưỡng giá trị, tạo nguồn dữ liệu đầu vào đã gán nhãn phục vụ đào tạo các mô hình học máy (Machine Learning) trên thiết bị biên.

Giá trị tham khảo

Báo cáo khóa luận là tài liệu tham khảo kỹ thuật hữu ích cho:

  • Sinh viên và kỹ sư ngành Kỹ thuật Máy tính, Điện tử - Viễn thông: Tham khảo phương pháp mô tả phần cứng bằng Verilog HDL cho các giải thuật xử lý tín hiệu số phức tạp; kỹ thuật điều khiển luồng dữ liệu bằng cờ trạng thái (setup, done); phương pháp thiết kế vòng lặp phần cứng không dùng câu lệnh tuần tự; và quy trình cấu hình IP BRAM, ghép kênh Mux 2-1 trên Xilinx Vivado.
  • Nhà nghiên cứu hệ thống nhúng y sinh (Biomedical Embedded Systems): Tham khảo kiến trúc tích hợp hệ thống SoC dựa trên chuẩn bus AMBA AXI (AXI4 SmartConnect, Processor System Reset) trên nền tảng FPGA tiên tiến như Xilinx Zynq UltraScale+ MPSoC ZCU102.
  • Người làm đề tài xử lý tín hiệu y tế: Cung cấp tài liệu chi tiết về việc ứng dụng bộ lọc số Pan-Tompkins (với đầy đủ phương trình sai phân toán học) và thuật toán phân cụm mẫu thích ứng phục vụ chẩn đoán tín hiệu điện tâm đồ thời gian thực.

Câu hỏi thường gặp

1. Tại sao nghiên cứu phải kết hợp cả khoảng RR và hình dạng sóng thay vì chỉ sử dụng một tiêu chí?

Nếu chỉ sử dụng khoảng cách đỉnh RR, hệ thống phát hiện tốt nhịp co tâm thất sớm (PVC) và nhịp nhĩ sớm (PAC) do có sự biến đổi khoảng thời gian, nhưng không thể phát hiện nhịp hợp nhất (Fusion beat - F) vì khoảng RR của nhịp này tương tự nhịp bình thường. Ngược lại, nếu chỉ dựa vào hình dạng sóng quanh đỉnh R, hệ thống phát hiện được PVC và nhịp hợp nhất, nhưng lại bỏ sót PAC vì hình dạng sóng của PAC gần như đồng nhất với nhịp bình thường. Do đó, việc kết hợp cả tỷ lệ RR và độ tương quan hình dạng Pearson là điều kiện bắt buộc để nhận dạng đồng thời cả 4 loại nhịp.

2. Thuật toán cập nhật cụm mẫu giải quyết bài toán giới hạn bộ nhớ trên FPGA như thế nào?

Thay vì lưu trữ toàn bộ các mẫu tín hiệu thô, thuật toán thực hiện cập nhật cụm mẫu tuần tự cho từng nhịp tim đơn lẻ bằng công thức trung bình có trọng số: $$C_T[p] = \frac{C_C[p] \times C_T[p] + S[i]}{C_C[p] + 1}$$ Sau khi thông tin của nhịp tim đầu vào được tích lũy vào vector mẫu trung tâm và số đếm trọng số, dữ liệu tạm của nhịp đó được giải phóng ngay lập tức. Cơ chế này giúp tối thiểu hóa dung lượng bộ nhớ Block RAM cần cấp phát trên vi mạch logic.

3. Các kỹ thuật thiết kế phần cứng Verilog cốt lõi nào đã được tác giả sử dụng?

Tác giả đã áp dụng 4 kỹ thuật thiết kế mạch số chính trong Verilog:

  • Dùng các cặp biến cờ (start0, done0, start1, done1) và máy trạng thái setup để đồng bộ và chuyển tiếp tuần tự giữa các tác vụ.
  • Dùng bộ đếm tăng 1 kết hợp bộ so sánh nhỏ hơn ($a < N$) và Mux 2-1 để hiện thực hóa các vòng lặp hữu hạn $N$ lần trên phần cứng.
  • Cấu hình IP Block RAM (BRAM Generator v8.4) với độ rộng 32 bit và độ sâu 3000 từ để lưu trữ mảng dữ liệu.
  • Kết hợp IP BRAM với bộ ghép kênh Mux 2-1 để lựa chọn linh hoạt nguồn dữ liệu ghi vào giữa cổng tín hiệu đầu vào bên ngoài và biến tính toán nội bộ của module.

4. Hệ thống phần cứng trên nền tảng ZCU102 đạt được các thông số hiệu năng chính nào?

Hệ thống đạt tần số hoạt động xung nhịp là 166 MHz trên bo mạch FPGA Zynq UltraScale+ MPSoC ZCU102. Thời gian xử lý cho mỗi mẫu tín hiệu đạt khoảng trên dưới 1 giây, đáp ứng tiêu chuẩn thời gian thực. Độ chính xác phân loại tổng thể đạt 92,96% và độ đặc hiệu đạt 80,35% trên tập dữ liệu chuẩn MIT-BIH Arrhythmia Database.

Kết luận

Khóa luận tốt nghiệp của sinh viên Phạm Duy Lộc và Văn Ngọc Thành (Trường Đại học Công nghệ Thông tin, ĐHQG-HCM) đã giải quyết trọn vẹn bài toán phát hiện và phân loại 4 dạng nhịp tim điện tâm đồ thông qua giải thuật phân cụm mẫu tích hợp hai tiêu chí tỷ lệ RR và độ tương quan hình dạng Pearson. Thiết kế phần cứng được hiện thực hóa tối ưu trên ngôn ngữ Verilog HDL, tích hợp thành công vào hệ thống SoC trên nền tảng FPGA Xilinx Zynq UltraScale+ MPSoC ZCU102. Với tần số hoạt động 166 MHz, thời gian xử lý xấp xỉ 1 giây mỗi mẫu và độ chính xác phân loại đạt 92,96%, đề tài cung cấp một giải pháp kỹ thuật khả thi, mở ra tiềm năng ứng dụng trực tiếp vào các thiết bị y tế nhúng theo dõi tim mạch thời gian thực.