Tổng quan về luận án

Sự bùng nổ của các hệ thống thông tin vô tuyến băng rộng, vô tuyến định nghĩa bằng phần mềm (Software Defined Radio - SDR), hệ thống chuyển tiếp vi ba ($\mu\text{Wave Backhaul}$) và trạm thu phát vô tuyến thế hệ mới đặt ra yêu cầu cấp thiết về việc hiện đại hóa cấu trúc máy thu vô tuyến. Xu hướng công nghệ chủ đạo hiện nay là phát triển kiến trúc máy thu lấy mẫu trực tiếp tần số vô tuyến (Direct RF Sampling Receiver). Bằng việc dịch chuyển khối xử lý tín hiệu số (DSP) tiến sát về phía ăng-ten, kiến trúc này cho phép loại bỏ các linh kiện tương tự cồng kềnh như bộ trộn tần (Mixer), bộ dao động nội (LO), bộ lọc trung tần (IF Filter) và mạch khuếch đại tạp âm thấp (LNA). Sự chuyển dịch này mang lại tính linh hoạt vượt trội, khả năng lập trình và tái cấu hình toàn diện cho toàn bộ tuyến thu vô tuyến.

Để hiện thực hóa máy thu lấy mẫu trực tiếp băng rộng, tầng biến đổi tương tự - số (ADC) đóng vai trò then chốt nhưng đồng thời là điểm nghẽn kỹ thuật lớn nhất. Các bộ ADC bắt buộc phải hoạt động ở tốc độ lấy mẫu siêu cao (từ hàng gigahertz - GHz trở lên), độ phân giải lớn (từ 11 bit đến 13 bit) và tiêu thụ công suất thấp. Tuy nhiên, đối với một bộ ADC đơn khối (single ADC), công suất tiêu thụ $P$ tăng theo hàm mũ khi tần số lấy mẫu vượt qua tần số ngưỡng $f_{ng}$. Nhằm giải quyết mâu thuẫn nội tại giữa tốc độ chuyển đổi và công suất tiêu hao, kiến trúc bộ biến đổi tương tự - số ghép xen thời gian (Time-Interleaved Analog-to-Digital Converter - TIADC) do William Black và David Hodges đề xuất năm 1980 đã trở thành giải pháp đột phá. Bằng cách kích hoạt $M$ kênh ADC con độ phân giải cao hoạt động song song và lấy mẫu tín hiệu xen kẽ nhau với chu kỳ $T_s$, TIADC nâng tốc độ lấy mẫu tương đương của toàn hệ thống lên gấp $M$ lần trong khi công suất tiêu thụ tổng thể chỉ tăng tuyến tính theo tần số lấy mẫu ($P \propto f_s$).

Mặc dù sở hữu tiềm năng vượt bậc về băng thông và hiệu năng năng lượng, các bộ TIADC chế tạo trên thực tế phải đối mặt với thách thức suy giảm chất lượng nghiêm trọng bắt nguồn từ các sai lệch kênh (channel mismatches) do dung sai quy trình công nghệ chế tạo bán dẫn CMOS, biến thiên điện áp nguồn và dao động nhiệt độ (PVT). Bốn loại sai lệch kênh chính bao gồm: sai lệch một chiều (offset mismatch - $o_i$), sai lệch khuếch đại (gain mismatch - $g_i$), sai lệch định thời (timing skew - $t_i$) và sai lệch băng thông (bandwidth mismatch - $h_{\tau i}(t)$). Sự bất đối xứng giữa các kênh ADC con làm bùng phát các thành phần phổ hài giả không mong muốn (spurious spectral tones) tại các tần số $\pm \omega_{in} + k\frac{\omega_s}{M}$ và $k\frac{\omega_s}{M}$, làm suy giảm trầm trọng dải động không chứa hài (SFDR), tỉ số tín hiệu trên tạp âm và méo (SNDR) cũng như số bit hiệu dụng (ENOB) của hệ thống.

Khoảng trống nghiên cứu (research gap) lớn nhất trong các công bố quốc tế hiện nay nằm ở chỗ: phần lớn các nghiên cứu trước đây chỉ giải quyết các sai lệch kênh một cách đơn lẻ hoặc giả định các sai lệch khác đã được triệt tiêu hoàn toàn, hoặc sử dụng phương pháp hiệu chỉnh trước (foreground calibration) làm gián đoạn quá trình vận hành liên tục của máy thu viễn thông. Luận án tiến sĩ kỹ thuật "Nghiên cứu phương pháp hiệu chỉnh các sai lệch kênh trong ADC ghép xen thời gian" của tác giả Tạ Văn Thành, dưới sự hướng dẫn khoa học của PGS. TS Hoàng Văn Phúc tại Học viện Kỹ thuật Quân sự (2021), đã giải quyết triệt để bài toán này thông qua việc thiết kế và thực thi phần cứng các thuật toán hiệu chỉnh nền hoàn toàn trên miền số (all-digital background calibration) cho cả ba sai lệch kênh cốt lõi: $o_i, g_i, t_i$.

Các câu hỏi nghiên cứu và giả thuyết khoa học của luận án được xác định rõ ràng:

  • Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để ước lượng và hiệu chỉnh chính xác từng sai lệch kênh riêng lẻ ($o_i, g_i, t_i$) hoàn toàn trên miền số trong chế độ nền mà không làm gián đoạn dòng tín hiệu công tác của TIADC?
  • Câu hỏi nghiên cứu 2 (RQ2): Quy trình phối hợp hiệu chỉnh tuần tự (sequential) và đồng thời (simultaneous) giữa các sai lệch kênh được tối ưu hóa như thế nào để triệt tiêu ảnh hưởng tương hỗ giữa sai lệch một chiều, sai lệch khuếch đại và sai lệch định thời?
  • Câu hỏi nghiên cứu 3 (RQ3): Làm thế nào để thực thi các thuật toán hiệu chỉnh đề xuất trên phần cứng FPGA với chi phí tài nguyên logic tối thiểu nhưng vẫn đảm bảo tốc độ hội tụ nhanh và triệt tiêu hài vượt bậc tại dải tần gigahertz?

Hệ thống giả thuyết nghiên cứu tương ứng:

  • Giả thuyết 1 (H1): Việc ứng dụng thuật toán bình phương cực tiểu đệ quy (RLS) kết hợp với các bộ lọc vi phân số và biến đổi Hilbert sẽ đem lại tốc độ hội tụ và độ chính xác ước lượng sai lệch định thời vượt trội so với thuật toán bình phương trung bình cực tiểu (LMS) truyền thống.
  • Giả thuyết 2 (H2): Cấu trúc phân tách sai lệch một chiều trước, sau đó hiệu chỉnh đồng thời sai lệch khuếch đại và sai lệch định thời thông qua bộ lọc vi phân thông dải ($h_{bd}[n]$) và ma trận Hadamard ($H$) sẽ loại bỏ hoàn toàn các thành phần phổ ký sinh mà không gây nhiễu chéo giữa các kênh.
  • Giả thuyết 3 (H3): Kiến trúc xử lý tín hiệu số đề xuất có thể thực thi trực tiếp trên FPGA thông qua công cụ Xilinx System Generator và phương pháp phần cứng trong vòng lặp (FPGA-in-the-loop - FIL), đạt mức triệt tiêu hài trên $35 \text{ dB}$ đối với cấu hình TIADC 4 kênh, 11 bit và 13 bit tại tốc độ lấy mẫu $2,7 \text{ GHz}$.

Khung lý thuyết của luận án dựa trên nền tảng Lý thuyết lấy mẫu Nyquist-Shannon mở rộng cho hệ thống đa tốc độ (Multirate Signal Processing), Lý thuyết xử lý tín hiệu ngẫu nhiên dừng theo nghĩa rộng (Wide-Sense-Stationary - WSS) và Lý thuyết lọc thích nghi vi phân số. Phạm vi nghiên cứu tập trung vào mô hình TIADC $M = 4$ kênh, độ phân giải 11 bit và 13 bit, tốc độ lấy mẫu $f_s = 2,7 \text{ GHz}$, phục vụ trực tiếp cho các máy thu SDR lấy mẫu trực tiếp băng rộng.

Literature Review và Positioning

Lịch sử phát triển các kỹ thuật tuyến tính hóa và hiệu chỉnh TIADC bắt đầu từ công trình nền tảng của Black và Hodges (1980), chứng minh rằng việc ghép xen $M$ bộ biến đổi tương tự - số song song cho phép mở rộng băng thông lấy mẫu lên $M$ lần mà không làm bùng nổ công suất tiêu thụ phi tuyến ($P \propto f_s$). Tuy nhiên, cấu trúc này làm xuất hiện các hài sai lệch kênh tuần hoàn. Trong suốt bốn thập kỷ qua, các nghiên cứu trên thế giới đã chia thành hai trường phái chính:

Trường phái hiệu chỉnh trước (Foreground Calibration), tiêu biểu bởi Vogel et al. (2005), sử dụng các tín hiệu kiểm chuẩn đã biết trước (chẳng hạn sóng sin chuẩn độ chính xác cao) đưa vào đầu vào của TIADC trong một pha hiệu chỉnh ngoại tuyến ngắt quãng. Mặc dù phương pháp này có thể đạt độ chính xác tương đối cao trong môi trường phòng thí nghiệm hoặc thiết bị đo lường chuyên dụng, nó bộc lộ nhược điểm chí mạng là không thể bù đắp các trôi dạt tham số do nhiệt độ và điện áp theo thời gian thực khi hệ thống đang vận hành liên tục, hoàn toàn không phù hợp cho các trạm thu phát viễn thông và radar quân sự.

Trường phái hiệu chỉnh nền (Background Calibration) được phát triển nhằm khắc phục nhược điểm trên, cho phép ước lượng và sửa lỗi liên tục song song với quá trình số hóa tín hiệu công tác. Trong trường phái này, tồn tại cuộc tranh luận học thuật sâu sắc giữa ba hướng tiếp cận:

  1. Hiệu chỉnh hoàn toàn trên miền tương tự (All-Analog Calibration): Can thiệp trực tiếp vào mạch trích và giữ mẫu (S/H), tinh chỉnh điện áp tham chiếu hoặc mảng tụ điện biến dung (varactor arrays). Hướng đi này giúp tiết kiệm tài nguyên số nhưng cực kỳ nhạy cảm với nhiễu nền, làm tăng độ phức tạp layout vi mạch IC và khó tái cấu hình.
  2. Hiệu chỉnh tín hiệu hỗn hợp (Mixed-Signal Calibration): Ước lượng lỗi trên miền số và hồi tiếp điều khiển sửa lỗi trên miền tương tự (El-Chammas & Murmann, 2010). Mặc dù dung hòa được một phần tài nguyên, phương pháp này vẫn phụ thuộc chặt chẽ vào độ tuyến tính của các mạch phần cứng tương tự điều khiển.
  3. Hiệu chỉnh hoàn toàn trên miền số (All-Digital Background Calibration): Thực hiện toàn bộ quy trình ước lượng và sửa lỗi sau khối lượng tử hóa bằng các bộ xử lý DSP (Jamal et al., 2002; Matsuno et al., 2013; Tseng et al., 2016). Hướng tiếp cận này khai thác tối đa ưu thế thu nhỏ kích thước của công nghệ bán dẫn CMOS tiên tiến, loại bỏ hoàn toàn các can thiệp vào tầng tương tự nhạy cảm, đồng thời cho phép nâng cao tính linh hoạt và độ chính xác sửa lỗi.

Điểm hạn chế cốt tử trong các công bố của Jamal et al. (2002) hay Matsuno et al. (2013) là hầu hết đều giả định chỉ có một loại sai lệch tồn tại độc lập, hoặc cấu trúc ước lượng đồng thời đòi hỏi các bộ lọc số có bậc quá cao làm tiêu tốn tài nguyên phần cứng nghiêm trọng khi triển khai thực tế. Luận án của Tạ Văn Thành đã định vị chính xác khoảng trống này bằng cách thiết lập một khung kiến trúc hiệu chỉnh số toàn phần có khả năng xử lý đồng thời hoặc tuần tự cả ba sai lệch kênh ($o_i, g_i, t_i$) với chi phí tính toán thấp, sử dụng bộ lọc vi phân thông dải tối ưu và chứng thực bằng phần cứng FPGA thực tế.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng lý thuyết phân tích sai lệch kênh trong TIADC $M$ kênh thông qua việc xây dựng mô hình toán học tổng quát biểu diễn tín hiệu đầu ra trên miền thời gian và miền tần số khi chịu tác động đồng thời của sai lệch một chiều $o_i$, sai lệch khuếch đại $g_i$, sai lệch định thời $t_i$ và sai lệch băng thông $h_{\tau i}(t)$:

Tín hiệu đầu ra miền thời gian của TIADC $M$ kênh sau khi ghép kênh được xác lập: $$y(t) = \sum_{i=0}^{M-1} y_i(t) = \sum_{i=0}^{M-1} \sum_{k=-\infty}^{+\infty} \left( g_i x[kM + i + t_i] * h_{\tau i}(t) + o_i \right) \delta(t - (kM + i)T_s)$$

Biến đổi Fourier của tín hiệu đầu ra mang đầy đủ các thành phần sai lệch kênh được suy dẫn chính xác: $$Y(j\omega) = \frac{1}{M T_s} \sum_{i=0}^{M-1} g_i \sum_{k=-\infty}^{+\infty} H_i\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)t_i} e^{-j k i \frac{2\pi}{M}} X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) + \frac{1}{M T_s} \sum_{i=0}^{M-1} o_i \sum_{k=-\infty}^{+\infty} e^{-j k i \frac{2\pi}{M}} \delta\left(\omega - k\frac{\omega_s}{M}\right)$$

Từ mô hình giải tích tổng quát trên, luận án đã chứng minh các mệnh đề lý thuyết cốt lõi:

  • Mệnh đề 1 (Độc lập của sai lệch một chiều): Sai lệch một chiều $o_i$ tạo ra các xung phổ Dirac cộng thêm tại các vị trí tần số rời rạc $k\frac{\omega_s}{M}$, có biên độ hoàn toàn độc lập với tần số và biên độ của tín hiệu đầu vào. Khi giả định $o_i$ là biến ngẫu nhiên phân bố chuẩn Gauss với kỳ vọng bằng $0$ và phương sai $\delta_o^2$, độ suy giảm SNDR được biểu diễn chính xác bằng công thức: $$\text{SNDR} = 10 \log_{10}\left( \frac{A_{in}^2}{2\delta_o^2} \right)$$
  • Mệnh đề 2 (Điều chế của sai lệch khuếch đại): Sai lệch khuếch đại $g_i$ nhân trực tiếp với phổ tín hiệu vào, sinh ra các vạch phổ hài tại các tần số $\pm \omega_{in} + k\frac{\omega_s}{M}$. Với giả thiết $g_i \sim \mathcal{N}(\Delta g, \sigma_g^2)$, sự suy giảm SNDR tuân theo hệ thức: $$\text{SNDR} = 20 \log_{10}\left(\frac{\Delta g}{\sigma_g}\right) - 10 \log_{10}\left(1 - \frac{1}{M}\right)$$
  • Mệnh đề 3 (Quan hệ phi tuyến của sai lệch định thời): Sai lệch định thời $t_i$ gây ra độ lệch pha phụ thuộc trực tiếp vào tần số góc của tín hiệu vào ($\omega_{in} t_i$), làm suy giảm nghiêm trọng chất lượng tín hiệu ở các dải tần số cao tiệm cận tần số Nyquist.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp ba trụ cột lý thuyết toán học: Lý thuyết lọc thích nghi đa tốc độ, Phép biến đổi trực giao ma trận Hadamard ($H$) và Giải thuật xấp xỉ vi phân thông dải.

Điểm độc đáo mang tính đột phá trong khung phân tích là cấu trúc giải mâu thuẫn (decoupling architecture): Thay vì cố gắng hiệu chỉnh đồng thời cả ba sai lệch ngay từ đầu gây bất ổn định vòng lặp thích nghi, luận án thiết lập nguyên lý hiệu chỉnh phân tầng:

  1. Sai lệch một chiều được ước lượng bằng phép lấy trung bình thống kê và trừ trực tiếp trên từng kênh con, bởi vì nó hoàn toàn độc lập với tín hiệu đầu vào.
  2. Sau khi nền phổ đã sạch các xung DC, sai lệch khuếch đại và sai lệch định thời được đưa qua bộ lọc vi phân thông dải $h_{bd}[n]$ kết hợp với ma trận Hadamard $H$. Bộ lọc $h_{bd}[n]$ đóng vai trò cô lập thành phần đạo hàm bậc một mà không cần khôi phục lại toàn bộ tín hiệu băng rộng, từ đó cho phép ước lượng đồng thời vector sai lệch khuếch đại $\mathbf{c}_g$ và vector sai lệch định thời $\mathbf{c}_t$ với độ phức tạp tính toán giảm hơn $60%$ so với các phương pháp lọc nghịch đảo toàn dải.

Điều kiện biên (boundary conditions) của mô hình được xác lập chặt chẽ: Tín hiệu đầu vào phải thỏa mãn điều kiện dừng theo nghĩa rộng (WSS), băng thông hữu hạn nằm trong vùng Nyquist thứ nhất ($B \le \pi/T_s$) và sai lệch định thời $|t_i| \ll T_s$ để xấp xỉ Taylor bậc một giữ nguyên tính chính xác giải tích.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ thế giới quan thực chứng (Positivism) với quy trình nghiên cứu khoa học chuẩn mực, kết hợp giữa chứng minh giải tích toán học, mô phỏng hành vi thuật toán và thực nghiệm phần cứng vật lý. Thiết kế nghiên cứu đa tầng (Multi-level experimental design) được triển khai qua 4 cấp độ:

Thông số hệ thống chuẩn được lựa chọn thực nghiệm: Cấu hình TIADC gồm $M = 4$ kênh, độ phân giải lượng tử hóa $N = 11 \text{ bit}$ và $N = 13 \text{ bit}$, tần số lấy mẫu tổng thể $f_s = 2,7 \text{ GHz}$ (tương ứng mỗi kênh đơn hoạt động ở $675 \text{ MHz}$). Tín hiệu kiểm thử đầu vào bao gồm tín hiệu hình sin đơn âm (single-tone) và đa âm (multi-tone) được tạo ngẫu nhiên trong dải tần Nyquist để đánh giá tính bền vững của thuật toán.

Quy trình nghiên cứu rigorous

Quy trình thu thập và xử lý dữ liệu được thiết kế nghiêm ngặt:

  • Ước lượng sai lệch một chiều: Dựa trên thuật toán tính giá trị trung bình tích lũy mẫu: $$\hat{o}i = \frac{1}{K} \sum{k=1}^{K} y_i[k]$$ Quá trình này loại bỏ hoàn toàn thành phần sai lệch tĩnh $o_i$ sau khi đạt đủ số lượng mẫu tích lũy $K \ge 2^{14} \text{ mẫu}$.
  • Ước lượng và sửa sai lệch khuếch đại: Sử dụng bộ tích lũy năng lượng tương đối hoặc thuật toán lọc thích nghi LMS nhằm điều chỉnh hệ số khuếch đại kênh $\hat{g}_i$ bám sát giá trị kênh tham chiếu. Tín hiệu sau sửa lỗi có dạng $\hat{y}_i[k] = y_i[k] / \hat{g}_i$.
  • Ước lượng và sửa sai lệch định thời: Triển khai hai giải thuật lọc thích nghi kinh điển là Least Mean Square (LMS) với bước thích nghi $\mu$ và Recursive Least Squares (RLS) với hệ số nhớ (forgetting factor) $\lambda$. Cấu trúc sửa lỗi định thời sử dụng chuỗi xấp xỉ Taylor bậc một: $$\hat{y}_i[n] \approx y_i[n] - \hat{t}_i \cdot y'_i[n]$$ trong đó đạo hàm $y'i[n]$ được trích xuất thông qua bộ lọc vi phân số lý tưởng $h_d[n]$ hoặc bộ lọc vi phân thông dải $h{bd}[n]$.

Tính hợp lệ (Construct & Internal Validity) được đảm bảo thông qua việc đối chiếu chéo giữa kết quả phân tích giải tích miền tần số và kết quả mô phỏng phổ mật độ công suất (PSD) sử dụng biến đổi Fourier nhanh (FFT) $2^{16}$ điểm. Độ tin cậy (Reliability) được kiểm chứng qua việc lặp lại các bài đo trên nhiều bộ tham số sai lệch kênh phân bố ngẫu nhiên theo công bố chuẩn vi mạch trong tài liệu quốc tế.

Data và phân tích

Dữ liệu mô phỏng và thực nghiệm được phân tích thông qua các công cụ chuyên dụng: MATLAB, Xilinx System Generator, Vivado Design Suite và ModelSim. Các chỉ số chất lượng động được tính toán tự động:

  • Tỉ số tín hiệu trên tạp âm và méo: $$\text{SNDR} = 10 \log_{10}\left(\frac{P_s}{P_n + P_d}\right)$$
  • Dải động không chứa hài: $$\text{SFDR} = 10 \log_{10}\left(\frac{X_1^2}{X_s^2}\right)$$
  • Số bit hiệu dụng: $$\text{ENOB} = \frac{\text{SNDR} - 1,76}{6,02}$$

Các thử nghiệm kiểm tra tính vững (Robustness Checks) được thực hiện bằng cách thay đổi biên độ tín hiệu đầu vào $A_{in}$, quét tần số đầu vào $f_{in}$ từ vùng tần số thấp lên sát tần số Nyquist ($1,35 \text{ GHz}$), và thay đổi phương sai sai lệch kênh trong các dải thử nghiệm khắc nghiệt: $\delta_o \in [10^{-5}, 10^{-2}]$, $\sigma_g \in [10^{-5}, 10^{-2}]$, $t_i/T_s \in [0,001, 0,05]$.

Phát hiện đột phá và implications

Những phát hiện then chốt

Kết quả nghiên cứu của luận án mang lại những phát hiện đột phá với số liệu minh chứng rõ ràng:

  1. Ngưỡng giới hạn sai lệch một chiều: Nghiên cứu đã chứng minh thực nghiệm rằng đối với hệ thống TIADC chịu ảnh hưởng của sai lệch một chiều, để duy trì số bit hiệu dụng $\text{ENOB} \ge 10 \text{ bit}$ và $\text{SNDR} \ge 60 \text{ dB}$, phương sai của sai lệch một chiều $\delta_o$ bắt buộc phải nhỏ hơn ngưỡng tới hạn $0,00071$. Phương pháp hiệu chỉnh đề xuất đã triệt tiêu hoàn toàn các vạch phổ hài tĩnh tại $k f_s / M$, khôi phục SNDR từ $42 \text{ dB}$ lên xấp xỉ $74 \text{ dB}$.
  Phương sai sai lệch một chiều (\delta_o)   |   SNDR đạt được   |   ENOB đạt được
 ------------------------------------------+-------------------+------------------
  \delta_o = 0,01                           |   36,2 dB         |   5,72 bit
  \delta_o = 0,001                          |   56,5 dB         |   9,09 bit
  \delta_o = 0,00071 (Ngưỡng tới hạn)       |   59,96 dB        |   9,67 bit (-> 10 bit)
  \delta_o = 0,0001                         |   76,8 dB         |   12,46 bit

  1. Ngưỡng giới hạn sai lệch khuếch đại: Đối với TIADC 4 kênh hướng tới độ phân giải hiệu dụng 12 bit và $\text{SNDR} \ge 75 \text{ dB}$, sai lệch khuếch đại giữa các kênh phải được khống chế dưới mức $\sigma_g < 0,00021$. Kỹ thuật hiệu chỉnh nền đề xuất giúp triệt tiêu các hài điều chế biên độ, nâng SFDR thêm hơn $38 \text{ dB}$.

  2. Ưu thế vượt trội của giải thuật RLS so với LMS: Phân tích động học hội tụ cho thấy giải thuật RLS đạt trạng thái xác lập sau ít hơn $4 \times 10^4 \text{ chu kỳ mẫu}$, nhanh hơn gấp 5 lần so với thuật toán LMS truyền thống (cần hơn $2 \times 10^5 \text{ chu kỳ mẫu}$), trong khi vẫn duy trì độ chính xác ước lượng phương sai sai số định thời ở mức dưới $0,01% T_s$.

  3. Hiệu năng đột phá của cấu trúc hiệu chỉnh đồng thời: Kỹ thuật hiệu chỉnh đồng thời sai lệch khuếch đại và sai lệch định thời sử dụng bộ lọc vi phân thông dải $h_{bd}[n]$ giúp loại bỏ hoàn toàn các đỉnh hài ký sinh trên toàn phổ tần số của cả tín hiệu đơn âm và đa âm. Dải động không chứa hài (SFDR) của hệ thống TIADC 13 bit 4 kênh được cải thiện từ mức $37,81 \text{ dB}$ trước hiệu chỉnh lên đạt $78,45 \text{ dB}$ sau hiệu chỉnh (cải thiện hơn $40 \text{ dB}$).

0 dB  +-------------------------------------------------------------+
      |      Tín hiệu vào (f_in)                                    |
      |             |                                               |
-20 dB|             |                                               |
      |             |                                               |
-40 dB|             |     Hài sai lệch kênh (Trước hiệu chỉnh)      |
      |             |       |            |            |             |
-60 dB|             |       |            |            |             |
      |             |   ....|............|............|..........   |
-80 dB|.............|...|...|............|............|.........|.. | <-- Sau hiệu chỉnh (SFDR > 78 dB)
      | Nhiễu nền   |   |   |            |            |         |   |
-100dB| | | | | | | | | | | | | | | | | | | | | | | | | | | | | | | |
      +-------------------------------------------------------------+
      0                         0,25                       0,5 (f/fs)
  1. Tối ưu hóa tài nguyên phần cứng FPGA: Kết quả tổng hợp trên phần cứng Xilinx FPGA cho thấy kiến trúc đồng thời chỉ tiêu tốn 1.842 Slice LUTs, 1.256 Flip-Flops và 16 khối nhân DSP48E, chiếm chưa đầy $4%$ tổng tài nguyên của các dòng FPGA tầm trung như Kintex-7 hay Zynq-7000, khẳng định tính khả thi vượt bậc khi tích hợp vào các hệ thống nhúng thực tế.

Implications đa chiều

  • Về mặt lý thuyết: Luận án đã hoàn thiện mô hình toán học giải tích mô tả chính xác tương tác phức hợp giữa 4 loại sai lệch kênh trong kiến trúc TIADC đa kênh, cung cấp các công thức tường minh tính toán suy giảm SNDR/ENOB làm chuẩn mực thiết kế cho các kỹ sư vi mạch.
  • Về mặt phương pháp luận: Thiết lập quy trình hoàn chỉnh từ mô hình hóa giải tích miền tần số đến thiết kế kiến trúc phần cứng mức RTL thông qua System Generator và FPGA-in-the-Loop, xóa bỏ khoảng cách giữa nghiên cứu thuật toán lý thuyết và hiện thực hóa phần cứng vật lý.
  • Về mặt ứng dụng thực tiễn: Cung cấp giải pháp xử lý số toàn phần sẵn sàng ứng dụng cho các dòng máy thu SDR, máy hiện sóng số thời gian thực (Real-time Digital Oscilloscopes), hệ thống radar quét mảng pha điện tử chủ động (AESA) và trạm gốc di động 5G/6G Massive MIMO.
  • Về mặt chính sách và phát triển công nghệ: Đóng góp trực tiếp vào mục tiêu làm chủ công nghệ lõi trong thiết kế thiết bị vô tuyến điện tử quân sự và dân dụng băng rộng tại Việt Nam, giảm sự phụ thuộc vào các khối IP phần cứng đắt tiền từ nước ngoài.

Limitations và Future Research

Mặc dù đạt được những kết quả xuất sắc, luận án thẳng thắn thừa nhận các giới hạn nghiên cứu:

  • Phạm vi sai lệch: Nghiên cứu tập trung giải quyết triệt để ba sai lệch ($o_i, g_i, t_i$). Sai lệch băng thông ($h_{\tau i}(t)$) mới dừng lại ở mức mô hình hóa giải tích và phân tích ảnh hưởng suy giảm hiệu năng, chưa được tích hợp vào khối hiệu chỉnh đồng thời trên FPGA do độ phức tạp của các bộ lọc cân bằng đáp ứng tần số pha phi tuyến bậc cao.
  • Điều kiện tín hiệu: Thuật toán giả định tín hiệu đầu vào thỏa mãn tính dừng theo nghĩa rộng (WSS). Đối với các tín hiệu có tính phi dừng mạnh (non-stationary) hoặc xung gián đoạn đột ngột, tốc độ hội tụ của vòng lặp thích nghi có thể bị suy giảm.
  • Nền tảng kiểm chứng: Mới dừng lại ở mức kiểm chứng phần cứng thông qua FPGA-in-the-Loop trên mô hình tín hiệu số hóa mô phỏng và vi mạch FPGA, chưa thực hiện đóng gói chế tạo vi mạch tích hợp chuyên dụng (ASIC Tape-out) ở các tiến trình công nghệ bán dẫn sâu (như 28nm FD-SOI hay 16nm FinFET).

Các hướng nghiên cứu tiếp theo được vạch ra:

  1. Nghiên cứu tích hợp cấu trúc cân bằng số thích nghi để hiệu chỉnh đồng thời cả 4 sai lệch kênh, bao gồm cả sai lệch băng thông phụ thuộc tần số ($h_{\tau i}(t)$).
  2. Ứng dụng các thuật toán học máy (Machine Learning) và mạng nơ-ron trọng số nhẹ nhằm tăng tốc độ ước lượng phi tuyến trong điều kiện môi trường biến thiên nhiệt độ cực đoan.
  3. Hiện thực hóa vi mạch tích hợp chuyên dụng ASIC (Application-Specific Integrated Circuit) cho toàn bộ khối DSP hiệu chỉnh TIADC nhằm tối ưu hóa diện tích chip và hạ công suất tiêu thụ xuống mức milliwatt.
  4. Mở rộng cấu trúc cho các hệ thống TIADC quy mô siêu lớn ($M = 16, 32, 64 \text{ kênh}$) phục vụ các hệ thống thông tin lượng tử và radar quang tử băng siêu rộng.

Tác động và ảnh hưởng

Luận án mang lại tác động sâu rộng trên nhiều bình diện:

  • Tác động học thuật: Mở rộng lý thuyết xử lý tín hiệu số đa tốc độ trong vi mạch biến đổi dữ liệu. Các kết quả của luận án là nguồn tài liệu tham khảo giá trị cho các công bố quốc tế thuộc hệ thống IEEE Transactions on Circuits and Systems (TCAS-I/II), IEEE Transactions on Very Large Scale Integration (VLSI) Systems và IEEE Microwave and Wireless Components Letters.
  • Chuyển đổi công nghiệp: Giúp các doanh nghiệp công nghệ cao và viện nghiên cứu viễn thông làm chủ giải pháp thiết kế máy thu lấy mẫu trực tiếp RF băng rộng, cắt giảm hơn $30%$ chi phí linh kiện phần cứng tương tự (BOM cost) trong các thiết bị viễn thông và đo lường cao cấp.
  • An ninh - Quốc phòng: Ứng dụng trực tiếp vào việc chế tạo các đài vô tuyến quân sự thế hệ mới, thiết bị trinh sát kỹ thuật vô tuyến, máy thu cảnh giới radar và hệ thống tác chiến điện tử có khả năng nhảy tần cực nhanh và băng thông bắt giữ tín hiệu siêu rộng.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học viên cao học ngành Kỹ thuật Điện tử - Viễn thông: Tiếp cận phương pháp luận nghiên cứu chuẩn mực, kết hợp chặt chẽ giữa toán học giải tích vi phân, thuật toán xử lý tín hiệu số thích nghi và kỹ thuật thiết kế phần cứng FPGA.
  • Các nhà khoa học và giảng viên đại học: Sử dụng khung lý thuyết và mô hình toán học của luận án làm học liệu chuyên sâu cho các môn học Thiết kế vi mạch số, Xử lý tín hiệu số nâng cao và Vô tuyến định nghĩa bằng phần mềm.
  • Kỹ sư thiết kế vi mạch tích hợp (ASIC/FPGA Designers): Sử dụng trực tiếp các kiến trúc khối RTL, giải thuật ma trận Hadamard và cấu trúc lọc vi phân thông dải để tối ưu hóa tài nguyên phần cứng trong các dự án thương mại và quân sự.
  • Các nhà hoạch định chiến lược R&D: Có căn cứ khoa học vững chắc để đầu tư phát triển các sản phẩm máy thu vô tuyến lấy mẫu trực tiếp thế hệ mới "Make in Vietnam".

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì? Đóng góp độc đáo nhất là việc xây dựng thành công mô hình giải tích toàn diện mô tả sự kết hợp phi tuyến của cả 4 sai lệch kênh ($o_i, g_i, t_i, h_{\tau i}$) và chứng minh giải tích công thức suy giảm giới hạn của SNDR/ENOB. Luận án đã mở rộng lý thuyết kinh điển của William Black và David Hodges (1980) sang miền xử lý số thích nghi đa chiều, thiết lập nguyên lý phân tách sai lệch một chiều tĩnh ra khỏi sai lệch động lực học phụ thuộc tần số thông qua bộ lọc vi phân thông dải $h_{bd}[n]$ và ma trận Hadamard $H$.

2. Đột phá về phương pháp nghiên cứu so với các công bố quốc tế trước đây? So với các nghiên cứu kinh điển như Jamal et al. (2002) hay Matsuno et al. (2013) vốn chỉ xử lý sai lệch đơn lẻ hoặc đòi hỏi bộ lọc nghịch đảo toàn dải bậc cao tiêu tốn tài nguyên, luận án tạo đột phá bằng cấu trúc hiệu chỉnh nền số toàn phần phân tầng (Two-stage Sequential & Simultaneous Architecture). Phương pháp này giúp giảm hơn $60%$ độ phức tạp tính toán nhưng vẫn nâng cao SFDR thêm hơn $40 \text{ dB}$, đồng thời được kiểm chứng trọn vẹn trên phần cứng Xilinx FPGA qua phương pháp FPGA-in-the-Loop (FIL).

3. Phát hiện bất ngờ nhất với minh chứng dữ liệu định lượng là gì? Phát hiện bất ngờ nhất là độ nhạy cảm cực cao của số bit hiệu dụng đối với sai lệch một chiều: Chỉ cần phương sai $\delta_o$ vượt qua giá trị $0,00071$, ENOB của TIADC 13 bit lập tức bị suy giảm xuống dưới 10 bit và SNDR rớt xuống dưới $60 \text{ dB}$. Tương tự, để đạt 12-bit ENOB thực tế, sai lệch khuếch đại bắt buộc phải duy trì dưới $\sigma_g < 0,00021$. Điều này chứng minh rằng việc hiệu chỉnh sai lệch một chiều trước là điều kiện tiên quyết bắt buộc trước khi can thiệp vào các sai lệch khuếch đại và định thời.

4. Quy trình lặp lại nghiên cứu (Replication Protocol) có được cung cấp đầy đủ không? Hoàn toàn đầy đủ và chi tiết. Luận án cung cấp tường minh:

  • Toàn bộ sơ đồ khối chức năng ở mức thanh ghi (Register-Transfer Level - RTL);
  • Hệ số các bộ lọc vi phân số $h_d[n]$, bộ lọc vi phân thông dải $h_{bd}[n]$ và bộ lọc biến đổi Hilbert $h_h[n]$;
  • Thông số bước thích nghi $\mu$ của thuật toán LMS và các hệ số khởi tạo $\delta, \lambda$ của thuật toán RLS;
  • Quy trình thiết lập môi trường đồng mô phỏng MATLAB System Generator liên kết trực tiếp với kit phần cứng FPGA Xilinx.

5. Chương trình nghị sự nghiên cứu 10 năm tới được định hình như thế nào? Chương trình nghiên cứu 10 năm tới tập trung vào 3 trọng tâm: (1) Phát triển chip vi mạch chuyên dụng ASIC tích hợp toàn bộ lõi DSP hiệu chỉnh trên tiến trình công nghệ bán dẫn siêu sâu nanomet ($< 16\text{nm}$); (2) Ứng dụng trí tuệ nhân tạo (AI/TinyML) để tự động thích nghi với trôi dạt nhiệt độ phi tuyến cực đoan; (3) Mở rộng kiến trúc cho các mảng ghép xen siêu lớn phục vụ truyền thông 6G Terahertz và radar lượng tử.

Kết luận

Công trình luận án tiến sĩ kỹ thuật của tác giả Tạ Văn Thành đã đạt được 5 đóng góp học thuật và thực tiễn cốt lõi:

  1. Thiết lập thành công mô hình toán học hoàn chỉnh mô tả tường minh tác động tương hỗ của các sai lệch kênh ($o_i, g_i, t_i, h_{\tau i}$) lên chất lượng phổ đầu ra của hệ thống TIADC đa kênh.
  2. Đề xuất phương pháp hiệu chỉnh nền trên miền số cho từng sai lệch kênh riêng biệt, chứng minh giải thuật RLS có tốc độ hội tụ nhanh gấp 5 lần giải thuật LMS truyền thống.
  3. Phát triển thành công kỹ thuật hiệu chỉnh nền tuần tự và đồng thời cho cả ba sai lệch kênh ($o_i, g_i, t_i$) dựa trên bộ lọc vi phân thông dải $h_{bd}[n]$ và biến đổi trực giao ma trận Hadamard, giúp triệt tiêu hoàn toàn các hài ký sinh và cải thiện SFDR vượt mức $40 \text{ dB}$.
  4. Tối ưu hóa thiết kế kiến trúc phần cứng mức RTL, chứng minh khả năng tiết kiệm tài nguyên vượt trội (chiếm dưới $4%$ tài nguyên logic) khi thực thi trên phần cứng FPGA tầm trung.
  5. Kiểm chứng toàn diện hiệu năng của các giải thuật đề xuất thông qua hệ thống thực nghiệm FPGA-in-the-Loop trên cấu hình TIADC 4 kênh, 11 bit và 13 bit hoạt động tại tần số lấy mẫu $2,7 \text{ GHz}$ với các dạng tín hiệu kiểm thử đơn âm và đa âm.

Công trình tạo ra bước tiến quan trọng trong lĩnh vực xử lý tín hiệu số cho các bộ biến đổi dữ liệu tốc độ cao, mở ra 3 hướng nghiên cứu mới về vi mạch tích hợp thông minh, đồng thời khẳng định năng lực tự chủ công nghệ cao trong thiết kế thiết bị vô tuyến điện tử băng rộng phục vụ sự nghiệp công nghiệp hóa, hiện đại hóa và quốc phòng an ninh.