Tổng quan luận án

Công nghiệp bán dẫn toàn cầu liên tục vận hành theo xu hướng thu nhỏ kích thước hình học, giảm điện áp nguồn nuôi, hạ công suất tiêu thụ, gia tăng mật độ tích hợp linh kiện và nâng cao tần số làm việc. Tuy nhiên, tiến trình thu nhỏ kích thước của transistor hiệu ứng trường kim loại - oxit - bán dẫn truyền thống (MOSFET) khi tiếp cận thang nanômét gặp phải các giới hạn vật lý nghiêm trọng. Thứ nhất, điện trường cục bộ tăng cao do điện thế thiên áp đặt trên một khoảng cách kênh dẫn rất ngắn có thể gây ra hiện tượng đánh thủng thác lũ, dẫn đến tràn dòng và phá hủy linh kiện; đồng thời, ở nhiệt độ môi trường luôn tồn tại điện thế nhiễu nhiệt khoảng 25 mV, đòi hỏi điện áp hoạt động tối thiểu phải lớn hơn bốn đến năm lần (trên 100 mV), mức điện thế này đủ tạo điện trường gây đánh thủng chất bán dẫn ở khoảng cách hẹp. Thứ hai, khoảng cách giữa các linh kiện quá nhỏ dẫn đến hiện tượng xuyên hầm lượng tử ngoài ý muốn của điện tử qua lớp cách điện, gây rò rỉ dòng điện giữa các transistor lân cận. Thứ ba, mật độ tích hợp linh kiện dày đặc làm gia tăng nhiệt lượng tỏa ra, làm suy giảm tuổi thọ và độ tin cậy của toàn bộ vi mạch.

Trước các giới hạn vật lý của công nghệ CMOS khi tiếp cận mốc 16 nm và tiến tới giới hạn 10 nm, các linh kiện điện tử nanô hoạt động dựa trên cơ học lượng tử được xem xét để thay thế. Trong số các cấu trúc tiềm năng như điôt đường hầm cộng hưởng (RTD), transistor đường hầm cộng hưởng (RTT), transistor đơn điện tử (SET), linh kiện phân tử (MD), transistor sắt từ (FT), transistor spin (ST), transistor trường ống nanô carbon (CNTFET) thể hiện nhiều ưu điểm về kích thước thu nhỏ, tốc độ đáp ứng cao, suy hao công suất thấp và tính ổn định nhiệt. Nghiên cứu thực nghiệm đối với cấu trúc CNTFET đồng trục hiện còn gặp nhiều rào cản kỹ thuật chế tạo, trong khi phương pháp mô phỏng số học cung cấp các kết quả định lượng phục vụ định hướng chế tạo.

Luận án tiến sĩ với đề tài "Mô phỏng transistor ống nanô carbon đồng trục" xác định các mục tiêu nghiên cứu cụ thể như sau:

  1. Xây dựng mô hình CNTFET cấu trúc đồng trục sử dụng ống nanô carbon đơn tường bán dẫn làm kênh dẫn thay cho kênh dẫn silic của MOSFET truyền thống. Sử dụng các kim loại quý (Au, Pt, Pd, Al) làm điện cực nguồn và máng; lớp ôxít cách điện là những chất điện môi có hằng số điện môi cao như $\text{SiO}_2$, $\text{Al}_2\text{O}_3$, $\text{HfO}_2$, $\text{ZrO}_2$, $\text{TiO}_2$, $\text{ZrTiO}_3$, $\text{Si}_3\text{N}_4$.
  2. Sử dụng phương pháp hàm Green không cân bằng (NEGF) kết hợp với phần mềm Matlab để mô phỏng và biểu diễn trong không gian hai chiều, ba chiều họ đặc tính dòng thế của CNTFET đồng trục có xét đến tác động của nhiều yếu tố như: vật liệu kim loại dùng làm điện cực nguồn – máng, chiều dài kênh dẫn, đường kính của CNT tường đơn, độ dày lớp ôxít cổng, nhiệt độ làm việc, điện áp cổng và điện áp nguồn.
  3. Sử dụng phương pháp hàm Green không cân bằng (NEGF) kết hợp mô phỏng trên Matlab mô phỏng họ đặc tính dòng thế của CNTFET có xét đến tán xạ điện tử - phonon khi chiều dài kênh dẫn giảm xuống dưới 20 nm.
  4. Xây dựng và phát triển biểu thức quan hệ dòng thế cho CNTFET đồng trục.
  5. Thiết kế và đề xuất qui trình chế tạo CNTFET phẳng, bao gồm CNTFET cổng sau riêng biệt và CNTFET cổng trên.

Đối tượng và phạm vi nghiên cứu của luận án:

  • Đối tượng nghiên cứu: Transistor trường ống nanô carbon, tập trung vào cấu trúc CNTFET đồng trục (coaxial CNTFET) sử dụng ống nanô carbon đơn tường (SWNT) bán dẫn; cơ chế vận chuyển lượng tử của hạt tải và tán xạ điện tử - phonon.
  • Phạm vi nghiên cứu: Khảo sát lý thuyết và mô phỏng số học hành vi dòng - thế ($I$-$V$) của linh kiện với chiều dài kênh dẫn từ dưới 20 nm đến trên 20 nm, đường kính ống CNT từ 1 nm đến 5 nm; khảo sát các chất điện môi cổng có hằng số điện môi cao ($k = 16$ đến $k = 25$) và các điện cực tiếp xúc kim loại (Au, Pt, Pd, Al); đề xuất quy trình công nghệ chế tạo cho cấu trúc phẳng (cổng sau và cổng trên).

Tổng quan tài liệu và vị trí của luận án

Tổng quan tiến trình công nghệ vi mạch tích hợp ghi nhận quy luật Moore với sự giảm kích thước transistor từ 90 nm (năm 2003), 65 nm (năm 2005), 45 nm (năm 2007) đến 32 nm (năm 2009). Năm 2009, Intel công bố dòng vi xử lý Clarkdale (Core i3, Core i5) sản xuất trên dây chuyền 32 nm, mở đầu cho nền tảng Westmere (Arrandale, Gulftown) nhằm cạnh tranh với AMD. Các dự báo công nghệ chỉ ra rằng đến khoảng năm 2020, kích thước linh kiện chạm giới hạn vật lý 10 nm với mật độ khoảng $10^{12}$ transistor/$\text{cm}^2$, đòi hỏi việc tích hợp các vật liệu cấu trúc nanô vào nền vi mạch.

Tác giả luận án đã tổng hợp các công trình tiêu biểu về CNT và CNTFET:

  • Tans và cộng sự (1998) [35]: Giới thiệu cấu trúc CNTFET phẳng cổng sau (back-gate) hoạt động ở nhiệt độ phòng. Cấu trúc gồm một SWNT đặt trên hai điện cực kim loại Pt (nguồn và máng), đế Si đóng vai trò cực cổng cách điện bởi lớp $\text{SiO}2$ dày 100–200 nm. Linh kiện có độ hỗ dẫn thấp ($g = 10^{-6}\text{ S}$), điện trở tiếp xúc lớn ($> 1\text{ M}\Omega$) do liên kết lực Van der Waals yếu. Tỷ lệ dòng $I{\text{ON}}/I_{\text{OFF}}$ được ghi nhận trong khoảng từ 11.500 đến 17.000 [24].
  • Wind và cộng sự (2002) [28]: Đề xuất cấu trúc CNTFET phẳng cổng trên (top-gate) với điện cực Ti chế tạo trên SWNT, màng mỏng điện môi dày 15–20 nm lắng đọng pha hơi hóa học (CVD) ở $300^\circ\text{C}$ và điện cực cổng dày 50 nm tạo hình bằng kỹ thuật quang khắc lithography, đạt độ hỗ dẫn $3{,}35\text{ }\mu\text{S}$ trên một ống CNT.
  • Ali Javey và cộng sự (2005) [8]: Chế tạo CNTFET phẳng cổng trên với lớp điện môi $\text{HfO}_2$ dày 8 nm, ghi nhận đặc trưng dẫn điện lưỡng cực (ambipolar conduction).
  • Hoenlein (2003) [11] và Choi cùng cộng sự (2004): Đề xuất cấu trúc CNTFET đồng trục thẳng đứng có cực cổng bao quanh. Cấu trúc dùng SWNT đường kính 1 nm, chiều dài 10 nm, lớp oxit bao quanh dày 1 nm, dự báo tần số đáp ứng đạt mức THz và mật độ tích hợp đạt $10^{12}\text{ transistor/cm}^2$.
  • Leonardo (2006) [22]: Xây dựng mô hình CNTFET đồng trục, sử dụng phương trình Schrödinger để tính số lượng hạt tải và phương trình Landauer để tính dòng điện, mô phỏng đặc trưng $I$-$V$ theo điện áp cổng.
  • Siyuranga O. Koswatta và cộng sự (2007) [30]: Áp dụng phương pháp hàm Green không cân bằng (NEGF) mô phỏng CNTFET đồng trục có xét đến tán xạ phonon với các ống Zigzag (16,0), (19,0), (22,0), chiều dài kênh dẫn 20 nm, điện môi $\text{HfO}_2$ ($k = 16$), bề dày oxit 2 nm. Tại $V_G = 0{,}6\text{ V}$, dòng bão hòa khi có tán xạ phonon quang (OP) giảm khoảng 9% và khi có tán xạ phonon âm (AP) giảm khoảng 7% so với dòng chuyển dời đạn đạo (Ballistic).
  • Rasmita Sahoo và R. Mishra (2009) [27]: Sử dụng phần mềm mô phỏng NanoHub khảo sát CNTFET đồng trục có đường kính thay đổi từ 2 nm đến 5 nm, chỉ ra dòng bão hòa $I_d$ tăng khi đường kính tăng, độ dẫn cao hơn khoảng 4 lần và tần số đáp ứng gấp đôi so với Si-MOSFET.
  • Zoheir Kordrostami (2010) [39]: Xây dựng mô hình tương đương tín hiệu nhỏ cho CNTFET đồng trục và thiết lập biểu thức tính tần số cắt: $$f_T \approx \frac{g_m}{2\pi (C_g + C_{gs} + C_{gd})}$$ khi bỏ qua các tụ ký sinh $C_{gs}, C_{gd} \approx 0$, biểu thức rút gọn thành $f_T = \frac{g_m}{2\pi C_g}$.
  • Jing Guo và cộng sự [16]: Chứng minh về mặt lý thuyết rằng cổng đồng trục tăng độ dẫn lên 7 lần so với cổng phẳng, độ dẫn cực đại của linh kiện loại n đạt $63\text{ }\mu\text{S}$ so với mức $3{,}25\text{ }\mu\text{S}$ của linh kiện loại p.
  • Nghiên cứu trong nước: Nhóm tác giả Phan Ngọc Minh (Viện Khoa học Vật liệu) chế tạo CNT và ứng dụng tản nhiệt CPU (2009); Phòng thí nghiệm Công nghệ Nanô (Đại học Quốc gia TP.HCM) nghiên cứu chế tạo CNT và CNTFET cổng sau ứng dụng cho cảm biến.

Khoảng trống nghiên cứu được lựa chọn: Các công trình công bố về CNTFET đồng trục phần lớn dừng lại ở việc khảo sát đặc tính dòng trong kênh dẫn dài ($L_{\text{ch}} > 20\text{ nm}$) hoặc ở xấp xỉ đạn đạo thuần túy. Luận án tập trung giải quyết bài toán mô phỏng CNTFET đồng trục khi kích thước kênh dẫn giảm xuống dưới 20 nm có xét đến cơ chế tán xạ điện tử - phonon, đồng thời phân tích toàn diện ảnh hưởng đa thông số (kim loại tiếp xúc, vật liệu cách điện $k$-cao, đường kính CNT, nhiệt độ) và xây dựng biểu thức giải tích dòng - thế.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết vật lý ống nanô carbon

Ống nanô carbon (được S. Iijima phát hiện năm 1991) gồm các nguyên tử carbon lai hóa $\text{sp}^2$ sắp xếp thành mạng lục giác dạng ống rỗng. Ba điện tử hóa trị đầu tiên thuộc quỹ đạo $\sigma$ nằm ở mức năng lượng $2{,}5\text{ eV}$ dưới mức Fermi không tham gia dẫn điện; điện tử thứ tư nằm ở quỹ đạo $\pi$ chi phối các tính chất vận chuyển điện. CNT đơn tường (SWNT) có đường kính từ 1 nm đến 3 nm, chiều dài từ 50 nm đến $10\text{ }\mu\text{m}$.

Cấu trúc hình học của SWNT được xác định bởi vectơ chiral $\vec{C}_h = n\vec{a}_1 + m\vec{a}_2$, với $\vec{a}1 = a_0(\frac{\sqrt{3}}{2}\hat{x} + \frac{1}{2}\hat{y})$ và khoảng cách giữa hai nguyên tử carbon lân cận $a{cc} = 1{,}44\text{ \AA}$ (đối với grafit là $1{,}42\text{ \AA}$). Chu vi ống là $L_C = |\vec{C}h| = a_0\sqrt{n^2 + nm + m^2}$, đường kính $d = \frac{L_C}{\pi} = \frac{a_0}{\pi}\sqrt{n^2 + nm + m^2}$, góc chiral $\theta = \tan^{-1}\left(\frac{\sqrt{3}m}{2n + m}\right)$, và độ dài vectơ tịnh tiến $T = \frac{3a{cc}\sqrt{n^2 + nm + m^2}}{d_R}$ (với $d_R = \gcd(2m+n, 2n+m)$).

Tính chất dẫn điện của SWNT phụ thuộc vào bộ chỉ số $(n, m)$:

  • Dạng ghế bành (Armchair) khi $n = m$: Ống mang tính kim loại.
  • Dạng Zigzag khi $m = 0$: Ống mang tính bán dẫn với độ rộng vùng cấm tỉ lệ nghịch với đường kính: $$E_g = \frac{2a_{cc}t}{d} = \frac{0{,}8\text{ eV}}{d\text{ (nm)}}\quad (\text{với năng lượng liên kết } t = 3\text{ eV})$$
  • Dạng Chiral khi $n \neq m$ và $n - m \neq 3l$: Ống mang tính bán dẫn với $E_g$ tỉ lệ với $1/d^2$.

SWNT bán dẫn điển hình có $d \approx 1{,}4\text{ nm}$ và $E_g \approx 0{,}5 - 0{,}65\text{ eV}$. Mật độ dòng cực đại đạt khoảng $10^{13}\text{ A/cm}^2$ (hoặc $10^9\text{ A/cm}^2$), độ dẫn nhiệt đạt xấp xỉ $2000\text{ W/m/K}$ (so với đồng là $400\text{ W/m/K}$), và độ linh động điện tử ghi nhận đạt $79.000\text{ cm}^2/\text{V}\cdot\text{s}$ [34]. Theo công thức Landauer-Büttiker, độ dẫn hai cực của SWNT có 4 kênh dẫn song song ($N = 4$) là $G_c = \frac{4e^2}{h}T$, tương ứng điện trở tiếp xúc lượng tử lý tưởng $R_0 = \frac{h}{4e^2} \approx 6{,}5\text{ k}\Omega$. Tiếp xúc kim loại - CNT hình thành rào Schottky làm giảm hệ số truyền qua ($T < 1$).

Khung phương pháp toán học và thuật toán NEGF

Thuật toán hàm Green không cân bằng (Supriyo Datta, 2000) được sử dụng để giải quyết bài toán vận chuyển lượng tử trong linh kiện kích thước nanô thông qua quy trình giải tự tương thích giữa phương trình Poisson và phương trình động học NEGF:

                  +-----------------------------------+
                  |   Phỏng đoán điện thế U ban đầu   |
                  +-----------------+-----------------+
                                    |
                                    v
                  +-----------------------------------+
                  | Tính mật độ điện tử ρ từ [H],     |
                  | [Σ1], [Σ2], [ΣS] qua NEGF         |
                  +-----------------+-----------------+
                                    |
                                    v
                  +-----------------------------------+
                  | Giải phương trình Poisson tìm U   |
                  | theo lý thuyết phiếm hàm mật độ   |
                  +-----------------+-----------------+
                                    |
                                    v
                  +-----------------------------------+
                  | Kiểm tra hội tụ giữa U mới và cũ: |
                  | Un = U0 + α (UC - U0)             |
                  +--------+-----------------+--------+
                           |                 |
                  (Chưa hội tụ)          (Hội tụ)
                           |                 |
                           +--------+        v
                                    |  +--------------+
                                    +->| Tính dòng    |
                                       | điện I       |
                                       +--------------+

Độ không cân bằng năng lượng giữa hai tiếp xúc nguồn và máng khi đặt điện áp $V_D$ được xác định bởi: $$\mu_1 - \mu_2 = qV_D \quad (q = 1{,}6 \times 10^{-19}\text{ C})$$ Hàm phân bố Fermi tại hai điện cực là: $$f_{1,2}(E) = \frac{1}{\exp\left(\frac{E - \mu_{1,2}}{k_B T}\right) + 1}$$

Dòng điện truyền qua một mức năng lượng rời rạc $\varepsilon$ (cho hai trạng thái spin) có dạng: $$I = \frac{2q}{h}\frac{\gamma_1\gamma_2}{\gamma_1 + \gamma_2}[f_1(\varepsilon) - f_2(\varepsilon)]$$ trong đó $\gamma_1, \gamma_2$ là độ mở rộng mức năng lượng tại tiếp xúc nguồn và máng.

Điện thế tĩnh điện trong kênh dẫn bao gồm thành phần điện thế Laplace $U_L$ và thành phần điện dung lượng tử: $$U_L = \frac{C_G}{C_E}(-qV_G) + \frac{C_D}{C_E}(-qV_D) \quad (\text{với } C_E = C_S + C_G + C_D)$$ $$U = \frac{C_E U_L + C_Q U_N}{C_E + C_Q}$$ Điện dung lượng tử $C_Q$ xác định theo biến thiên mật độ trạng thái (DOS) và hàm mở rộng nhiệt $F_T(E) = \frac{1}{4k_B T}\text{sech}^2\left(\frac{E}{2k_B T}\right)$: $$C_Q \equiv -q^2 \left.\frac{dN}{dU}\right|_{U=U_N} \approx q^2 [D_1(\mu_1 - U_N) + D_2(\mu_2 - U_N)]$$

Quy trình thuật toán NEGF nhiều mức năng lượng:

  1. Xác định hệ cơ sở và xây dựng ma trận Hamilton $[H]$ bậc $N \times N$ cho kênh dẫn.
  2. Tính toán các ma trận năng lượng riêng (self-energy) $\Sigma_1, \Sigma_2$ mô tả tiếp xúc nguồn, máng và $\Sigma_S$ mô tả quá trình tán xạ điện tử - phonon ($\Sigma_S \neq 0$ khi chiều dài kênh $L_{\text{ch}} < 20\text{ nm}$).
  3. Tính ma trận hàm Green không cân bằng: $$G(E) = [(E + i0^+)I - H - \Sigma_1 - \Sigma_2 - \Sigma_S]^{-1}$$ với $0^+$ là số gia thực dương vi phân và $I$ là ma trận đơn vị.

Nguồn công cụ tính toán: Luận án lập trình và mô phỏng trên nền tảng phần mềm Matlab, đồng thời tham chiếu các công cụ từ hệ thống NanoHub.

Nội dung chính theo từng chương

Mở đầu

Phần Mở đầu thiết lập cơ sở khoa học về sự thu nhỏ của linh kiện bán dẫn theo định luật Moore và các hạn chế vật lý của MOSFET ở thang nanômét (điện trường đánh thủng, hiệu ứng đường hầm gây dòng rò, mật độ tỏa nhiệt). Phân loại các linh kiện điện tử nanô thế hệ mới và khẳng định vai trò của transistor ống nanô carbon (CNTFET). Nêu rõ lý do lựa chọn phương pháp mô phỏng số học đối với cấu trúc CNTFET đồng trục, xác định 5 mục tiêu nghiên cứu cụ thể và cấu trúc 5 chương của luận án.

Chương 1: Tổng quan

Chương 1 phân tích tiến trình công nghệ chế tạo mạch tích hợp (IC), nêu bật sự kiện Intel ra mắt chip 32 nm (Clarkdale, Westmere) năm 2009 và dự báo điểm giới hạn vật lý 10 nm vào khoảng năm 2020 với mật độ $10^{12}\text{ transistor/cm}^2$. Phân loại chi tiết các nhóm linh kiện điện tử nanô (chấm lượng tử, SET, RTD, RTT, Spin Transistor, Ferromagnetic Transistor, CNTFET). Điểm cứu lịch sử phát triển CNTFET từ cấu trúc phẳng cổng sau (Tans, 1998) đến cổng trên (Wind, 2002; Javey, 2005) và cấu trúc đồng trục (Hoenlein, 2003; Leonardo, 2006; Koswatta, 2007; Sahoo, 2009; Kordrostami, 2010). Phân tích công thức tần số cắt và xác định khoảng trống nghiên cứu khi thu hẹp kênh dẫn dưới 20 nm.

Chương 2: Transistor trường ống nanô carbon

Trình bày cấu trúc vật lý của CNT, phân tích các kiểu cuộn mạng graphen (Armchair, Zigzag, Chiral), biểu thức toán học xác định đường kính, góc xoắn, năng lượng vùng cấm $E_g = \frac{0{,}8\text{ eV}}{d}$, ma trận Hamilton cho liên kết C-C và độ dẫn Landauer-Büttiker. Trình bày ba phương pháp công nghệ chế tạo CNT: hồ quang điện, ăn mòn laser và lắng đọng bay hơi hóa học (CVD) sử dụng chất xúc tác Fe, Ni, Co. Phân tích chi tiết các mô hình cấu trúc CNTFET:

  • CNTFET phẳng cổng sau và cổng trên: Đánh giá độ hỗ dẫn, điện trở tiếp xúc và điện dung cổng.
  • CNTFET đồng trục (SB-CNTFET và MOS-CNTFET): Khảo sát rào thế Schottky hình thành tại tiếp xúc kim loại - chất bán dẫn.
  • Cơ chế dẫn điện lưỡng cực (ambipolar): Khi $V_{GS} > V_{DS}/2$, dòng hình thành do điện tử xuyên hầm; khi $V_{GS} < V_{DS}/2$, dòng hình thành do lỗ trống xuyên hầm. Phân tích các giải pháp triệt tiêu tính lưỡng cực (tăng bề dày oxit cổng, thiết kế lớp oxit bất đối xứng, hoặc lựa chọn kim loại tiếp xúc có chiều cao rào thế thích hợp).
  • Ứng dụng số: Trình bày nguyên lý cổng logic đảo (NOT), cổng NOR, mạch dao động vòng (tần số 5 Hz) và tế bào nhớ SRAM tĩnh xây dựng từ CNTFET.

Chương này cung cấp bảng so sánh định lượng giữa CNTFET cổng trên và hai loại Si-MOSFET:

Thông số đặc trưng CNTFET Cổng trên Si-MOSFET Loại 1 Si-MOSFET Loại 2
Độ dài cực cổng (nm) 260 15 50
Độ dày ôxít cổng (nm) 15 1,4 1,5
Điện áp ngưỡng $V_t$ (V) 0,5 0,1 0,2
Dòng bật $I_{\text{ON}}$ ($\mu\text{A}/\mu\text{m}$) ($V_{ds}=V_{gs}=V_t \sim 1\text{V}$) 2100 265 650
Dòng tắt $I_{\text{OFF}}$ ($\text{nA}/\mu\text{m}$) 150 500 9
Độ nghiêng dưới ngưỡng (mV/dec) 130 100 70
Độ hỗ dẫn ($\mu\text{S}/\mu\text{m}$) 2321 975 650

Chương 3: Thuật toán hàm Green không cân bằng (NEGF) trong mô phỏng các đặc trưng của CNTFET đồng trục

Chương 3 trình bày chi tiết cơ sở toán học của phương pháp NEGF (Supriyo Datta). Xuất phát từ mô hình một mức năng lượng rời rạc, chương dẫn xuất phương trình dòng điện qua hai tiếp xúc, thiết lập phương trình điện thế tĩnh điện Poisson - Laplace và vòng lặp tự tương thích tìm điện thế hội tụ với hệ số điều chỉnh $\alpha$ ($0 < \alpha < 1$): $$U_n = U_0 + \alpha (U_C - U_0)$$ Định nghĩa điện dung lượng tử $C_Q$ và làm rõ quan hệ giữa điện thế trong kênh với $C_Q$ và điện dung tĩnh điện $C_E$.

Mở rộng mô hình sang hệ nhiều mức năng lượng thông qua bảng quy đổi các toán tử ma trận:

Đại lượng trong mô hình một mức Đại lượng thay thế trong mô hình nhiều mức Ký hiệu toán tử / ma trận
Mức năng lượng đơn $\varepsilon$ Ma trận Hamiltonian $[H]$
Mức năng lượng mở rộng $\gamma_{1,2}$ Ma trận mở rộng $[\Gamma_{1,2}(E)]$
Mật độ trạng thái $2\pi D(E)$ Hàm phổ $[A(E)]$
Giá trị $2\pi n(E)$ Hàm tương quan điện tử $[G^n(E)]$
Giá trị $2\pi p(E)$ Hàm tương quan lỗ trống $[G^p(E)]$
Điện thế $U$ Ma trận điện thế tự tương thích $[U]$
Số điện tử $N$ Ma trận mật độ $[\rho] = \int \frac{dE}{2\pi}[G^n(E)]$
Tán xạ vào $\gamma_i^{in}$ Ma trận tán xạ vào $[\Sigma_i^{in}(E)]$
Tán xạ ra $\gamma_i^{out}$ Ma trận tán xạ ra $[\Sigma_i^{out}(E)]$

Thiết lập quy trình 3 bước tính toán ma trận Hamilton, ma trận tự năng tiếp xúc ($\Sigma_1, \Sigma_2$), ma trận tán xạ electron - phonon ($\Sigma_S \neq 0$ khi $L_{\text{ch}} < 20\text{ nm}$) và ma trận hàm Green $G(E)$.

Chương 4: Kết quả mô phỏng

Chương 4 thực hiện tính toán số học trên Matlab để xuất ra họ đặc tính $I$-$V$ dạng 2D và 3D của CNTFET đồng trục:

  • Khảo sát ảnh hưởng của việc thay đổi vật liệu làm điện cực nguồn – máng (Au, Pt, Pd, Al) với các chiều cao rào Schottky khác nhau.
  • Phân tích sự phụ thuộc của dòng điện vào đường kính ống CNT (khảo sát từ 1 nm đến 5 nm) và chiều dài kênh dẫn.
  • Khảo sát các lớp điện môi cách điện cổng có hằng số điện môi cao ($\text{SiO}_2$, $\text{Al}_2\text{O}_3$, $\text{HfO}_2$, $\text{ZrO}_2$, $\text{TiO}_2$, $\text{ZrTiO}_3$, $\text{Si}_3\text{N}_4$) và sự biến thiên bề dày lớp oxit cổng.
  • Khảo sát ảnh hưởng của nhiệt độ làm việc, điện áp cực cổng $V_G$ và điện áp máng $V_{DS}$.
  • Định lượng suy giảm dòng do tán xạ phonon quang (OP) và phonon âm (AP) khi kênh dẫn giảm dưới 20 nm.
  • Xây dựng biểu thức giải tích quan hệ dòng - thế cho CNTFET đồng trục.

Chương 5: Đề xuất thực nghiệm

Chương 5 xây dựng và đề xuất quy trình công nghệ chế tạo thực nghiệm cho các linh kiện CNTFET cấu trúc phẳng:

  • Thiết kế các bước công nghệ chế tạo CNTFET phẳng có cực cổng sau riêng biệt trên đế cách điện.
  • Thiết kế quy trình chế tạo CNTFET phẳng cổng trên (top-gate), bao gồm các công đoạn: gieo rắc/tổng hợp CNT bằng phương pháp CVD, định vị ống nanô, tạo màng mỏng điện môi cổng $k$-cao, tạo hình các điện cực nguồn - máng - cổng bằng kỹ thuật in quang khắc lithography và bốc bay kim loại.

Kết quả và những đóng góp mới

Luận án xác lập các đóng góp khoa học và thực tiễn:

  1. Về phương pháp và lý luận:
    • Xây dựng hoàn chỉnh mô hình tính toán và thuật toán mô phỏng hàm Green không cân bằng (NEGF) tự tương thích với phương trình Poisson 1D dành riêng cho cấu trúc CNTFET đồng trục.
    • Bổ sung và tính toán ma trận tự năng tán xạ $\Sigma_S \neq 0$ mô tả tương tác điện tử - phonon (phonon quang và phonon âm) khi chiều dài kênh dẫn của CNTFET thu hẹp xuống dưới 20 nm, vượt qua giới hạn giả định đạn đạo của các mô hình kênh dài trước đó.
    • Thiết lập biểu thức giải tích xác định quan hệ dòng - thế cho CNTFET cấu trúc đồng trục.
  2. Về mặt kỹ thuật và thực tiễn:
    • Cung cấp tập dữ liệu mô phỏng 2D và 3D định lượng rõ nét tác động của các tham số vật lý: loại kim loại điện cực (Au, Pt, Pd, Al), vật liệu điện môi $k$-cao ($\text{HfO}_2$, $\text{ZrO}_2$, $\text{Al}_2\text{O}_3$,...), kích thước hình học (đường kính ống CNT, bề dày oxit cổng, chiều dài kênh) và nhiệt độ hoạt động.
    • Đề xuất quy trình công nghệ chi tiết cho việc chế tạo thực nghiệm CNTFET phẳng cổng sau và cổng trên, làm cơ sở định hướng cho các nghiên cứu thực nghiệm bán dẫn trong nước.

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế: Nghiên cứu đối với cấu trúc CNTFET đồng trục dừng lại ở phương pháp mô phỏng số học do điều kiện công nghệ chế tạo thực nghiệm đối với cấu trúc đồng trục bao quanh dạng thẳng đứng chưa cho phép thực hiện hoàn chỉnh tại thời điểm nghiên cứu; mô hình tán xạ tập trung chủ yếu vào tán xạ điện tử - phonon ở kênh dẫn ngắn dưới 20 nm.
  • Hướng nghiên cứu tiếp:
    • Triển khai chế tạo thực nghiệm linh kiện CNTFET cấu trúc phẳng theo quy trình đã đề xuất tại Chương 5 trên các hệ thống thiết bị phòng sạch.
    • Hoàn thiện công nghệ chế tạo cấu trúc cổng bao quanh đồng trục khi kỹ thuật công nghệ nanô phát triển.
    • Mở rộng mô hình mô phỏng cho các mạch tích hợp logic quy mô lớn sử dụng CNTFET.

Giá trị tham khảo

  • Đối tượng thụ hưởng:
    • Nghiên cứu sinh, học viên cao học và giảng viên thuộc các chuyên ngành Vật lý chất rắn, Vật lý kỹ thuật, Điện tử nanô, Vi điện tử và Khoa học vật liệu.
    • Các kỹ sư thiết kế linh kiện bán dẫn và nhà nghiên cứu công nghệ vi mạch tích hợp.
  • Nội dung tham khảo trọng tâm:
    • Phương pháp luận và mã nguồn thuật toán NEGF tự tương thích giải phương trình Schrödinger - Poisson (Chương 3).
    • Hệ thống công thức lý thuyết về cấu trúc vùng năng lượng, mạng lục giác và cơ chế truyền dẫn rào Schottky của SWNT (Chương 2).
    • Quy trình từng bước chế tạo linh kiện CNTFET phẳng (Chương 5).

Câu hỏi thường gặp

1. Vì sao việc thu nhỏ kích thước của Si-MOSFET truyền thống gặp giới hạn ở thang nanômét?
Việc thu nhỏ Si-MOSFET gặp ba giới hạn chính: điện trường cao trên khoảng cách kênh ngắn gây đánh thủng thác lũ ở điện áp phân cực hoạt động (phải lớn hơn nhiễu nhiệt 25 mV từ 4–5 lần); hiệu ứng xuyên hầm lượng tử qua lớp cách điện gây dòng rò ngoài ý muốn giữa các transistor đặt quá gần nhau; và mật độ linh kiện cao sinh nhiệt lượng lớn làm suy giảm tuổi thọ linh kiện.

2. Sự khác biệt về tính chất dẫn điện giữa các dạng ống nanô carbon (Armchair, Zigzag, Chiral) được xác định như thế nào?
Dạng Armchair ($n = m$) luôn có tính chất kim loại. Dạng Zigzag ($m = 0$) mang tính bán dẫn với độ rộng vùng cấm tỉ lệ nghịch với đường kính ($E_g = 0{,}8\text{ eV}/d$). Dạng Chiral ($n \neq m$ và $n - m \neq 3l$) mang tính bán dẫn với độ rộng vùng cấm tỉ lệ nghịch với bình phương đường kính ($E_g \propto 1/d^2$).

3. Thuật toán NEGF giải quyết trạng thái không cân bằng trong kênh dẫn CNTFET bằng cách nào?
Thuật toán NEGF mô tả trạng thái không cân bằng khi có điện áp $V_D$ đặt vào giữa cực nguồn và cực máng, làm lệch mức năng lượng Fermi giữa hai tiếp xúc một lượng $\mu_1 - \mu_2 = qV_D$. Khi đó, cực nguồn bơm điện tử vào kênh theo hàm phân bố $f_1(E)$ trong khi cực máng kéo điện tử ra theo $f_2(E)$. Mật độ điện tử $\rho$ được tính qua hàm Green kết hợp các ma trận tự năng ($\Sigma_1, \Sigma_2, \Sigma_S$) và được giải tự tương thích với phương trình Poisson cho đến khi thế năng $U$ hội tụ.

4. Tán xạ phonon ảnh hưởng như thế nào đến dòng điện của CNTFET đồng trục có chiều dài kênh dưới 20 nm?
Theo các kết quả điểm luận trong văn bản (Koswatta và cộng sự), ở điện áp cổng $V_G = 0{,}6\text{ V}$, tán xạ phonon quang (OP) làm dòng điện bão hòa giảm khoảng 9% và tán xạ phonon âm (AP) làm dòng bão hòa giảm khoảng 7% so với trường hợp vận chuyển đạn đạo thuần túy (không có tán xạ). Luận án đã đưa ma trận tán xạ $\Sigma_S \neq 0$ vào thuật toán NEGF để định lượng các hiệu ứng này cho kênh ngắn dưới 20 nm.

5. Dẫn điện lưỡng cực trong SB-CNTFET là gì và có thể khắc phục bằng những biện pháp nào?
Dẫn điện lưỡng cực là hiện tượng linh kiện vừa dẫn điện bằng điện tử (khi $V_{GS} > V_{DS}/2$) vừa dẫn điện bằng lỗ trống (khi $V_{GS} < V_{DS}/2$) do hạt tải xuyên hầm qua rào Schottky tại tiếp xúc nguồn/máng. Hiện tượng này làm tăng dòng rò trạng thái nghỉ ($I_{\text{OFF}}$). Để giảm thiểu, có thể tăng bề dày lớp oxit cổng, thiết kế lớp oxit bất đối xứng (dày ở cực máng, mỏng ở cực nguồn), hoặc chọn các kim loại tiếp xúc có chiều cao rào thế thích hợp cho từng loại kênh dẫn.

Kết luận

Luận án "Mô phỏng transistor ống nanô carbon đồng trục" giải quyết bài toán mô hình hóa và mô phỏng lượng tử cho linh kiện CNTFET cấu trúc đồng trục thay thế MOSFET truyền thống. Bằng việc ứng dụng thuật toán hàm Green không cân bằng (NEGF) tự tương thích với phương trình Poisson trên nền tảng Matlab, công trình đã làm sáng tỏ các đặc trưng dòng - thế $I$-$V$, định lượng ảnh hưởng của tán xạ điện tử - phonon khi chiều dài kênh dẫn thu nhỏ dưới 20 nm cùng các yếu tố điện môi $k$-cao và kim loại tiếp xúc. Các biểu thức giải tích dòng - thế được thiết lập cùng quy trình công nghệ đề xuất cho CNTFET phẳng đóng góp cơ sở lý thuyết và định hướng thực nghiệm cho lĩnh vực nghiên cứu linh kiện điện tử nanô.