Tổng quan về luận án

Ngành công nghiệp vi điện tử bán dẫn toàn cầu đang đối mặt với những rào cản vật lý nghiêm trọng khi tiến trình thu nhỏ kích thước của transistor hiệu ứng trường kim loại - oxit - bán dẫn (Si-MOSFET) tiếp cận các nút công nghệ dưới 16 nm và hướng đến giới hạn vật lý 10 nm. Trong bối cảnh định luật Moore suy giảm hiệu lực, sự gia tăng đột biến của điện trường cục bộ gây ra hiện tượng đánh thủng thác lũ (avalanche breakdown), trong khi hiệu ứng xuyên hầm lượng tử trực tiếp qua lớp cách điện cực cổng và giữa cực nguồn - máng làm gia tăng dòng rò ngoài ý muốn. Đồng thời, văn bản gốc nhấn mạnh: "Ở nhiệt độ môi trường luôn luôn có nhiễu do nhiệt độ gây ra vào khoảng 25 mV. Muốn transistor làm việc ổn định ở nhiệt độ phòng, điện áp tác dụng lên nó cần phải lớn hơn điện thế nhiễu ít nhất là bốn năm lần, tức cỡ trên 100mV. Khi thu nhỏ kích thước, các điện cực càng gần nhau hơn, điện thế cỡ 100 mV vẫn gây nên điện trường đủ lớn để đánh thủng chất bán dẫn." Trước thách thức này, transistor trường ống nanô carbon cấu trúc đồng trục (Coaxial Carbon Nanotube Field-Effect Transistor - Coaxial CNTFET) nổi lên như một giải pháp đột phá nhờ tính chất dẫn điện đạn đạo, độ linh động hạt tải siêu cao ($\approx 79.000 \text{ cm}^2/\text{V}\cdot\text{s}$), khả năng chịu mật độ dòng cực đại lên đến $10^9 - 10^{13} \text{ A/cm}^2$ và độ dẫn nhiệt vượt trội đạt $2000 \text{ W/m}\cdot\text{K}$ (so với $400 \text{ W/m}\cdot\text{K}$ của đồng).

Khoảng trống nghiên cứu (research gap) trọng tâm mà luận án giải quyết xuất phát từ thực tế: các công trình quốc tế trước đây chủ yếu dừng lại ở việc khảo sát thực nghiệm hoặc mô phỏng các cấu trúc CNTFET phẳng (cổng sau, cổng trên) hoặc khảo sát Coaxial CNTFET trong chế độ kênh dẫn dài thuần đạn đạo ($L_{ch} > 20 \text{ nm}$) mà chưa thiết lập một mô hình lượng tử tự tương thích hoàn chỉnh có tính đến cơ chế tán xạ điện tử - phonon (electron-phonon scattering) và các hiệu ứng ký sinh khi chiều dài kênh dẫn thu nhỏ xuống dưới 20 nm. Luận án đặt ra 03 câu hỏi nghiên cứu và 03 giả thuyết khoa học cốt lõi:

  • Câu hỏi nghiên cứu 1 (RQ1): Cơ chế vận chuyển lượng tử của hạt tải trong kênh dẫn Coaxial CNTFET bị chi phối như thế nào bởi sự tương tác tự tương thích giữa thế tĩnh điện Laplace, điện dung lượng tử và mật độ trạng thái (DOS)?
  • Câu hỏi nghiên cứu 2 (RQ2): Ảnh hưởng định lượng của tán xạ phonon quang (OP) và phonon âm (AP) lên đặc tính dòng - thế ($I_d - V_{ds}$) khi chiều dài kênh dẫn Coaxial CNTFET co ngắn xuống dưới 20 nm là gì?
  • Câu hỏi nghiên cứu 3 (RQ3): Sự kết hợp giữa các vật liệu điện môi hằng số cao ($k$-cao) và kim loại tiếp xúc nguồn - máng có công thoát khác nhau tối ưu hóa tỷ lệ dòng $I_{ON}/I_{OFF}$ và triệt tiêu tính dẫn lưỡng cực (ambipolar conduction) ra sao?
  • Giả thuyết 1 (H1): Cấu trúc cổng bao quanh đồng trục triệt tiêu hiệu ứng kênh ngắn vượt trội hơn cấu trúc phẳng, nâng cao độ hỗ dẫn ($g_m$) lên ít nhất 4 đến 7 lần so với Si-MOSFET tương đương.
  • Giả thuyết 2 (H2): Ở kích thước dưới 20 nm, tán xạ phonon không đàn hồi làm suy giảm dòng bão hòa nhưng linh kiện vẫn duy trì đặc tính dẫn vượt ngưỡng đạn đạo tối thiểu 80%.
  • Giả thuyết 3 (H3): Việc ứng dụng vật liệu điện môi $ZrO_2$ ($k=25$) hoặc $HfO_2$ ($k=16$) kết hợp thiết kế độ dày oxit bất đối xứng sẽ triệt tiêu hoàn toàn rào Schottky ký sinh tại tiếp xúc kim loại - bán dẫn.

Khung lý thuyết của công trình được định hình trên nền tảng cơ học lượng tử và vật lý chất rắn thu nhỏ, tích hợp lý thuyết hàm Green không cân bằng (Non-Equilibrium Green's Function - NEGF) của Supriyo Datta, mô hình liên kết chặt (Tight-Binding Hamiltonian), phương trình tự tương thích Schrödinger - Poisson và công thức truyền dẫn Landauer - Büttiker. Phạm vi nghiên cứu tập trung mô phỏng số chi tiết trên các ống nanô carbon đơn tường bán dẫn Zigzag $(n, 0)$ như $(13,0)$, $(16,0)$, $(19,0)$, $(22,0)$ với đường kính từ 1.0 nm đến 5.0 nm, khảo sát các chất điện môi tiên tiến ($SiO_2, Al_2O_3, HfO_2, ZrO_2, TiO_2, ZrTiO_3, Si_3N_4$) và các tiếp xúc kim loại ($Au, Pt, Pd, Al, Ti$), mở ra tiềm năng ứng dụng cho vi mạch logic mật độ $10^{12} \text{ transistor/cm}^2$ và tần số đáp ứng đạt mức terahertz (THz).

Literature Review và Positioning

Lịch sử phát triển của transistor ống nanô carbon ghi nhận các bước chuyển dịch kiến trúc quan trọng nhằm khắc phục các giới hạn tiếp xúc và nâng cao khả năng điều khiển tĩnh điện. Năm 1998, Tans và các cộng sự tại Đại học Công nghệ Delft lần đầu tiên chế tạo thành công CNTFET phẳng cổng sau (back-gate CNTFET) hoạt động ở nhiệt độ phòng, sử dụng một ống SWNT đặt trên hai điện cực kim loại Pt ngăn cách với đế Si qua lớp $SiO_2$ dày 100 - 200 nm. Tuy nhiên, cấu trúc sơ khai này bộc lộ những nhược điểm cố hữu: độ hỗ dẫn cực thấp ($g_m \approx 10^{-6} \text{ S}$), điện trở tiếp xúc rất cao ($R_c > 1 \text{ M}\Omega$) do tiếp xúc cơ học yếu bởi lực Van der Waals, và tỷ lệ $I_{ON}/I_{OFF}$ chỉ dao động từ 11.500 đến 17.000. Nhằm cải tiến khả năng điều khiển, Wind và các cộng sự (2002) tại IBM đã giới thiệu kiến trúc CNTFET cổng trên (top-gate CNTFET) với màng mỏng điện môi $15 - 20 \text{ nm}$ và điện cực Ti, ghi nhận bước nhảy vọt với dòng $I_{ON} = 2100\ \mu\text{A}/\mu\text{m}$, độ dốc dưới ngưỡng $SS = 130 \text{ mV/dec}$ và độ hỗ dẫn đạt $2321\ \mu\text{S}/\mu\text{m}$ ($3.35\ \mu\text{S}$/CNT), vượt trội hoàn toàn so với Si-MOSFET hiện đại cùng thời (loại 1: $g_m = 975\ \mu\text{S}/\mu\text{m}$, loại 2: $g_m = 650\ \mu\text{S}/\mu\text{m}$).

Thông số đặc trưng CNTFET Cổng trên (Wind et al.) Si-MOSFET Loại 1 Si-MOSFET Loại 2
Độ dài cực cổng ($L_g$) 260 nm 15 nm 50 nm
Độ dày oxit cổng ($t_{ox}$) 15 nm 1.4 nm 1.5 nm
Điện áp ngưỡng ($V_t$) 0.5 V 0.1 V 0.2 V
Dòng ON ($I_{ON}$) $2100\ \mu\text{A}/\mu\text{m}$ $265\ \mu\text{A}/\mu\text{m}$ $650\ \mu\text{A}/\mu\text{m}$
Dòng OFF ($I_{OFF}$) $150 \text{ nA}/\mu\text{m}$ $500 \text{ nA}/\mu\text{m}$ $9 \text{ nA}/\mu\text{m}$
Độ dốc thế ngưỡng ($SS$) $130 \text{ mV/dec}$ $100 \text{ mV/dec}$ $70 \text{ mV/dec}$
Độ hỗ dẫn ($g_m$) $2321\ \mu\text{S}/\mu\text{m}$ $975\ \mu\text{S}/\mu\text{m}$ $650\ \mu\text{S}/\mu\text{m}$

Về mặt lý thuyết và mô phỏng cấu trúc đồng trục, tồn tại hai luồng quan điểm và phương pháp tiếp cận đối lập trong y văn quốc tế:

  • Trường phái tiếp cận bán cổ điển / hàm sóng đơn giản: Điển hình là nghiên cứu của Leonardo (2006), giải phương trình Schrödinger kết hợp công thức Landauer thuần túy để tính toán dòng điện. Hạn chế lớn của trường phái này là giả định hệ số truyền dẫn lý tưởng, bỏ qua sự phân bố lại của điện tích không gian và thế tự tương thích trong không gian đa chiều, dẫn đến đường đặc trưng $I-V$ có độ dốc rất thấp và đánh giá không chính xác độ dẫn thực tế của linh kiện.
  • Trường phái vận chuyển lượng tử tự tương thích đa hạt: Điển hình là nghiên cứu của Koswatta và các cộng sự (2007) tại Đại học Purdue, áp dụng thuật toán NEGF giải đồng thời với phương trình Poisson có xét đến tán xạ electron-phonon cho các ống SWNT $(16,0), (19,0), (22,0)$ kênh dài 20 nm với điện môi $HfO_2$ ($k=16, t_{ox}=2\text{ nm}$). Văn bản gốc ghi nhận phát hiện của Koswatta: "Với điện áp cổng $V_G = 0,6 \text{ V}$ dòng điện bão hòa có xét đến tán xạ phonon quang (OP) thấp hơn khoảng 9% so with dòng chuyển dời đạn đạo (Ballistic) và dòng điện bão hòa có xét đến tán xạ phonon âm (AP) thấp hơn khoảng 7% so với dòng chuyển dời đạn đạo."

So sánh với các nghiên cứu quốc tế khác như công trình của Jing Guo và các cộng sự (vốn khẳng định: "Một cổng đồng trục có thể tăng cường độ dẫn bảy lần khi so sánh với điện cực cổng phẳng... độ dẫn cực đại của linh kiện loại n là $63\ \mu\text{S}$, một giá trị cao hơn đáng kể so với các giá trị tốt nhất đã được báo cáo đối với linh kiện loại p là $3,25\ \mu\text{S}$"), hay nghiên cứu của Rasmita Sahoo & R. Mishra (2009) trên NanoHub chỉ ra độ dẫn CNTFET cao gấp 4 lần và tần số đáp ứng gấp đôi Si-MOSFET, luận án đã định vị chính xác vị thế học thuật của mình: mở rộng toàn diện không gian tham số mô phỏng (nhiệt độ, công thoát kim loại tiếp xúc, hệ số điện môi đa dạng, biến thiên đường kính ống nanô) và lần đầu tiên khảo sát chi tiết chế độ vận chuyển dưới 20 nm khi có sự kết hợp của tán xạ hạt và hiệu ứng rào Schottky tiếp xúc.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đóng góp quan trọng vào việc mở rộng và kiểm chứng các lý thuyết lượng tử nền tảng trong vật lý bán dẫn nano:

  1. Mở rộng lý thuyết hàm Green không cân bằng (Supriyo Datta, 2000): Chuyển đổi thành công mô hình một mức năng lượng đơn lẻ sang ma trận đa mức năng lượng không gian ($N \times N$) cho ống nanô carbon hình trụ rỗng. Luận án tích hợp tường minh ma trận toán tử Hamilton liên kết chặt $[H]$, các ma trận tự năng lượng tiếp xúc $\Sigma_1, \Sigma_2$ và ma trận tự năng lượng tán xạ $\Sigma_S$ vào hàm Green toàn phần: $$G(E) = \left[ (E + i0^+)I - H - \Sigma_1 - \Sigma_2 - \Sigma_S \right]^{-1}$$
  2. Hình thức hóa mối quan hệ giữa điện dung lượng tử ($C_Q$) và điện dung tĩnh điện Laplace ($C_E$): Luận án chứng minh thế tĩnh điện thực tế $U$ trong kênh dẫn nano không thuần túy là hàm tuyến tính của điện áp đặt ngoài mà là trạng thái trung gian cân bằng tự tương thích giữa thế Laplace $U_L$ và thế trung lập $U_N$: $$U = \frac{C_E U_L + C_Q U_N}{C_E + C_Q}$$ Trong đó điện dung lượng tử hóa được xác lập trực tiếp qua mật độ trạng thái (DOS) và hàm mở rộng nhiệt $F_T(E)$: $$C_Q = q^2 \int dE \left[ D_1(E) F_T(E + U_N - \mu_1) + D_2(E) F_T(E + U_N - \mu_2) \right]$$
  3. Cơ chế triệt tiêu tính dẫn điện lưỡng cực (Ambipolar Conduction Shift): Luận án làm sáng tỏ về mặt lý thuyết rằng hiện tượng rò dòng ở trạng thái tĩnh (standby) của SB-CNTFET bắt nguồn từ sự xuyên hầm đồng thời của lỗ trống tại cực máng khi $V_{GS} < V_{DS}/2$. Bằng cách mô hình hóa lớp oxit cổng bất đối xứng hoặc lựa chọn kim loại có mức Fermi căn chỉnh chính xác với đáy dải dẫn (cho n-CNTFET) hoặc đỉnh dải hóa trị (cho p-CNTFET), rào Schottky được điều biến để triệt tiêu dòng rò không mong muốn.

Khung phân tích độc đáo

Khung phân tích của luận án là sự hợp nhất chặt chẽ giữa 04 cấu phần lý thuyết:

  • Lý thuyết dải năng lượng CNT: Dựa trên lai hóa $sp^2$ của carbon, mạng lục giác graphen với hằng số mạng $a_{cc} = 1.44 \text{ \AA}$ (hoặc $1.42 \text{ \AA}$), năng lượng liên kết $t = 3 \text{ eV}$. Đường kính ống $d = \frac{a_0}{\pi}\sqrt{n^2 + nm + m^2}$ và độ rộng vùng cấm $E_g = \frac{2 a_{cc} t}{d} \approx \frac{0.8 \text{ eV}}{d \text{ (nm)}}$. Đối với SWNT bán điển hình $(13,0)$, $d = 1.0 \text{ nm}$ xác lập vùng cấm $E_g = 0.83 \text{ eV}$.
  • Lý thuyết ma trận tán sắc Landauer - Büttiker: Xác định độ dẫn lượng tử hai cực $G_c = \frac{4e^2}{h} T$, với điện trở tiếp xúc lý thuyết cực tiểu $R_0 = \frac{h}{4e^2} \approx 6.5 \text{ k}\Omega$.
  • Mô hình mạch điện dung tương đương tín hiệu nhỏ (Zoheir Kordrostami, 2010): Xác lập biểu thức tần số cắt $f_T \approx \frac{g_m}{2\pi C_g}$, liên kết trực tiếp các thông số hình học vi mô với hiệu năng tần số cao của linh kiện.
  • Điều kiện biên (Boundary Conditions): Thế tĩnh điện tại tiếp xúc nguồn $V(0) = V_S = 0$, cực máng $V(L) = V_{DS}$, và cực cổng bao quanh $V(r = R_{gate}) = V_{GS}$, thiết lập cơ sở giải phương trình vi phân phi tuyến trong không gian trụ.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ thế giới quan thực chứng (Positivism) và phương pháp luận vật lý điện toán (Computational Nanophysics). Trong bối cảnh công nghệ chế tạo thực nghiệm Coaxial CNTFET đòi hỏi quy trình cực kỳ phức tạp (xử lý anốt tạo lỗ nano, lắng đọng oxit đồng trục bao quanh và căn chỉnh tiếp xúc kim loại đa tầng chưa thể tối ưu hóa tại các phòng thí nghiệm trong nước), mô phỏng lượng tử tự tương thích độ chính xác cao là phương pháp tối ưu, đóng vai trò định hướng thiết kế trước khi chế tạo thực tế.

Thiết kế nghiên cứu đa tầng (Multi-level Design) bao gồm:

  • Tầng nguyên tử/vật liệu: Mô tả cấu trúc mạng lục giác carbon qua ma trận Hamilton liên kết chặt với hàm cơ sở orbital $\pi$.
  • Tầng vận chuyển lượng tử: Áp dụng hệ phương trình NEGF tính toán hàm phổ $A(E)$, hàm tương quan hạt tải $G^n(E), G^p(E)$ và ma trận mật độ $[\rho]$.
  • Tầng điện tích không gian và thế tĩnh điện: Giải phương trình Poisson 2D/3D trong tọa độ trụ để tìm phân bố thế năng $U(r, z)$.
  • Tầng vi mạch/ứng dụng: Tích hợp mô hình linh kiện vào các tế bào logic đảo (NOT), cổng NOR, mạch dao động vòng và ô nhớ tĩnh SRAM.

Quy trình nghiên cứu rigorous

Quy trình tính toán số tự tương thích (Self-Consistent Field - SCF) được xây dựng theo thuật toán hội tụ khép kín trên môi trường MATLAB:

  1. Khởi tạo: Thiết lập hình học linh kiện (chỉ số $n, m$, chiều dài kênh $L_{ch}$, bán kính oxit $t_{ox}$, vật liệu điện môi $\varepsilon_r$, công thoát cực nguồn/máng $\Phi_M$). Phỏng đoán phân bố thế ban đầu $U^{(0)}(r,z)$ (thường lấy theo nghiệm phương trình Laplace).
  2. Tính toán tương quan lượng tử: Xây dựng ma trận Hamilton $[H]$ kích thước $N \times N$. Tính toán các ma trận tự năng lượng $\Sigma_1(E), \Sigma_2(E)$ mô tả tiếp xúc mở với nguồn/máng và $\Sigma_S(E)$ mô tả tán xạ phonon nội tại.
  3. Xác định hàm Green và mật độ hạt tải: Tính $G(E) = [EI - H - \Sigma_1 - \Sigma_2 - \Sigma_S]^{-1}$. Suy ra ma trận mật độ: $$[\rho] = \int \frac{dE}{2\pi} [G^n(E)]$$
  4. Giải phương trình Poisson lượng tử: $$\nabla \cdot (\varepsilon_r \nabla U) = -q \rho(r, z) + \rho_{ext}$$
  5. Kiểm tra tiêu chí hội tụ: So sánh sai số thế năng giữa hai bước lặp $|U^{(k+1)} - U^{(k)}| < \delta$ (với sai số hội tụ chuẩn $\delta \le 10^{-5} \text{ eV}$). Nếu chưa đạt, cập nhật thế mới qua thuật toán giảm chấn (damping factor): $$U^{(k+1)}{new} = U^{(k)} + \alpha (U^{(k+1)}{calc} - U^{(k)}), \quad (0 < \alpha < 1)$$
  6. Xuất kết quả: Khi đạt trạng thái tự tương thích, tính toán dòng điện qua kênh dẫn: $$I = \frac{2q}{h} \int dE, \text{Tr}\left[ \Gamma_1 G \Gamma_2 G^\dagger \right] [f_1(E) - f_2(E)]$$

Data và phân tích

Toàn bộ dữ liệu mô phỏng được xử lý, trực quan hóa 2D và 3D trên nền tảng phần mềm MATLAB kết hợp đối soát với các công cụ mô phỏng chuẩn quốc tế trên NanoHub. Dữ liệu tập trung phân tích ma trận tham số đa chiều:

  • Biến độc lập: Điện áp cổng ($V_{GS} \in [-1.5\text{V}, 1.5\text{V}]$), điện áp máng ($V_{DS} \in [0\text{V}, 1.0\text{V}]$), nhiệt độ môi trường ($T = 77\text{K} - 400\text{K}$), bề dày oxit ($t_{ox} = 1 - 15 \text{ nm}$), hằng số điện môi ($k = 3.9$ của $SiO_2$ đến $k = 25$ của $ZrO_2$).
  • Biến phụ thuộc: Dòng điện cực máng ($I_d$), độ hỗ dẫn ($g_m = \partial I_d / \partial V_{GS}$), độ dẫn ra ($g_d = \partial I_d / \partial V_{DS}$), điện dung lượng tử ($C_Q$), tần số cắt ($f_T$).
  • Kiểm tra độ tin cậy (Robustness Checks): Các tính toán ở chế độ kênh dài ($L_{ch} \ge 20 \text{ nm}$) được đối chiếu trực tiếp với dữ liệu thực nghiệm của Wind et al. (IBM) và Tans et al., đảm bảo sai số tương đối dưới 5% trước khi mở rộng sang khảo sát chế độ kênh siêu ngắn ($L_{ch} < 20 \text{ nm}$).

Phát hiện đột phá và implications

Những phát hiện then chốt

Mô phỏng lượng tử tự tương thích trong luận án đem lại 05 phát hiện khoa học mang tính bước ngoặt:

  1. Hiệu năng vượt trội của cấu trúc cổng đồng trục: Cấu trúc Coaxial CNTFET thể hiện khả năng kiểm soát tĩnh điện vượt bậc, đạt độ hỗ dẫn $g_m$ cao gấp 2.5 đến 4 lần so với Si-MOSFET phẳng tốt nhất và cao gấp 7 lần so với CNTFET cổng phẳng thông thường.
  2. Định lượng tác động của tán xạ Electron - Phonon ở quy mô dưới 20 nm: Khi chiều dài kênh dẫn thu nhỏ xuống dưới 20 nm, tính chất vận chuyển đạn đạo bắt đầu suy giảm do tương tác mạng tinh thể. Tán xạ phonon quang (OP) làm suy giảm dòng bão hòa xấp xỉ 9%, trong khi tán xạ phonon âm (AP) làm suy giảm khoảng 7%. Tổng suy giảm dòng do tán xạ đạt khoảng 16%, khẳng định hơn 80% hạt tải vẫn chuyển động đạn đạo ở quy mô này.
  3. Mối quan hệ tỷ lệ nghịch giữa đường kính ống và vùng cấm: Khảo sát trên dải đường kính $d = 1.0 - 5.0 \text{ nm}$ chứng minh dòng bão hòa $I_d$ tăng phi tuyến theo đường kính do diện tích dẫn tăng và độ rộng vùng cấm $E_g$ thu hẹp ($E_g \propto 1/d$). Tuy nhiên, để duy trì dòng rò ở mức chấp nhận được cho mạch logic số, đường kính ống bắt buộc phải khống chế $d \le 1.0 \text{ nm}$ nhằm đảm bảo vùng cấm $E_g \ge 0.8 \text{ eV}$.
  4. Tối ưu hóa hằng số điện môi cao ($k$-cao): Việc thay thế $SiO_2$ ($k=3.9$) bằng các màng mỏng $HfO_2$ ($k=16$) hoặc $ZrO_2$ ($k=25$) làm tăng mạnh điện dung tĩnh điện $C_E$, giúp điện thế bề mặt bám sát điện áp cổng ($U \to U_L$), hạ thấp độ dốc dưới ngưỡng tiệm cận giới hạn nhiệt động học lý thuyết ($60 \text{ mV/dec}$ ở nhiệt độ phòng).
  5. Cơ chế dẫn lưỡng cực và giải pháp tiếp xúc Schottky: Nghiên cứu xác định rõ vùng phân cực đối xứng tại $V_{GS} = V_{DS}/2$, nơi dòng xuyên hầm của điện tử từ cực nguồn và lỗ trống từ cực máng cân bằng. Luận án đề xuất giải pháp kỹ thuật sử dụng kim loại tiếp xúc có công thoát chọn lọc ($Pd$ cho p-FET, $Al$ cho n-FET) kết hợp lớp oxit cổng bất đối xứng để triệt tiêu hoàn toàn thành phần dẫn lưỡng cực ký sinh.

Implications đa chiều

  • Về mặt lý thuyết: Hoàn thiện lý thuyết vận chuyển lượng tử cho các linh kiện nano 1D đa mức năng lượng, cung cấp bằng chứng định lượng về sự chi phối của điện dung lượng tử đối với thế tĩnh điện tự tương thích.
  • Về mặt phương pháp luận: Thiết lập một quy trình chuẩn hóa trên MATLAB giải hệ phương trình vi tích phân phi tuyến NEGF - Poisson, có thể tái sử dụng để mô phỏng các cấu trúc bán dẫn nano thế hệ mới như dây nano silic (Silicon Nanowires), linh kiện màng chuyển tiếp lưỡng chiều (MoS2, Graphene Nanoribbons).
  • Về mặt thực tiễn và thiết kế vi mạch: Luận án đề xuất sơ đồ quy trình công nghệ chế tạo khả thi cho CNTFET phẳng cổng trên và CNTFET đồng trục thẳng đứng; đồng thời mô phỏng thành công các khối logic cơ bản bao gồm cổng đảo NOT, cổng NOR, mạch dao động vòng (Ring Oscillator) và ô nhớ SRAM đơn phân tử hoạt động ổn định.

Limitations và Future Research

Nhằm duy trì tính khách quan khoa học cao nhất, luận án thừa nhận 04 giới hạn nghiên cứu chính:

  • Giới hạn mô hình hóa khuyết tật cấu trúc: Mô hình tính toán giả định mạng tinh thể SWNT hoàn hảo, chưa xét đến các sai hỏng điểm (Vacancies, Stone-Wales defects) hay độ gồ ghề bề mặt sinh ra trong quá trình lắng đọng hóa học (CVD).
  • Gia nhiệt cục bộ (Self-heating effects): Mặc dù CNT có độ dẫn nhiệt cực cao ($2000 \text{ W/m}\cdot\text{K}$), mô hình NEGF hiện tại giả định nhiệt độ mạng tinh thể phân bố đồng đều, chưa giải đồng thời phương trình truyền nhiệt Boltzmann cho phonon để đánh giá điểm nóng cục bộ (hot-spots) ở mật độ dòng $10^9 \text{ A/cm}^2$.
  • Điện trở tiếp xúc thực tế: Trong điều kiện chế tạo thực tế, tiếp xúc kim loại - CNT chịu ảnh hưởng bởi sự oxy hóa bề mặt và lực căng cơ học, có thể tạo rào thế cao hơn so với rào Schottky lý thuyết.
  • Quy mô tích hợp mạch: Luận án mới dừng lại ở việc mô phỏng mức độ ô nhớ đơn lẻ và cổng logic cơ bản, chưa bao hàm hiệu ứng tương hỗ điện từ giữa các ống nanô đặt sát nhau ở mật độ $10^{12} \text{ transistor/cm}^2$.

Chương trình nghiên cứu tương lai (Future Research Agenda) mở ra 04 hướng đi cụ thể:

  1. Mở rộng mô hình NEGF kết hợp giải phương trình nhiệt Boltzmann để khảo sát hiệu ứng nhiệt tự sinh (Joule heating) đa vật lý.
  2. Mô phỏng ảnh hưởng của các sai hỏng cấu trúc ngẫu nhiên (chiral mismatch, tạp chất hóa học) lên độ phân tán thông số linh kiện.
  3. Nghiên cứu sâu cơ chế tương tác ghép tụ và xuyên âm (crosstalk) trong mảng CNTFET song song đa kênh.
  4. Triển khai thử nghiệm chế tạo thực tế theo quy trình lắng đọng lớp nguyên tử (ALD) và in quang khắc chùm điện tử (E-beam lithography) dựa trên các thông số tối ưu đã phát hiện.

Tác động và ảnh hưởng

  • Tác động học thuật: Cung cấp khung phương pháp luận mô phỏng lượng tử tin cậy, đóng góp vào nguồn tài liệu chuyên khảo cho các nghiên cứu sinh chuyên ngành Vật lý bán dẫn, Vật lý chất rắn, Vi điện tử và Công nghệ Nano. Kết quả nghiên cứu mở ra tiềm năng trích dẫn cao trong các tạp chí chuyên ngành quốc tế về linh kiện điện tử (như IEEE Transactions on Electron Devices, IEEE Electron Device Letters).
  • Định hướng công nghệ vi mạch: Định hình các quy chuẩn thiết kế (Design Rules) cho các tập đoàn công nghệ bán dẫn (như Intel, TSMC, Samsung) trong quá trình nghiên cứu kiến trúc bóng bán dẫn 3D Gate-All-Around (GAA) thế hệ tiếp theo nhằm vượt qua rào cản 10 nm.
  • Lợi ích xã hội và kinh tế: Mở đường cho các thế hệ chip xử lý siêu tiết kiệm năng lượng, giải quyết bài toán tiêu thụ điện năng khổng lồ của các trung tâm dữ liệu (Data Centers) và kéo dài thời lượng pin cho các thiết bị di động.
  • Giá trị quốc tế: Kết nối các nghiên cứu vật liệu bán dẫn trong nước (Viện Khoa học Vật liệu, Phòng thí nghiệm Công nghệ Nano ĐHQG TP.HCM) với tiến trình phát triển công nghệ nano bán dẫn toàn cầu.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giảng viên đại học: Tiếp cận tường minh thuật toán NEGF tự tương thích, cấu trúc ma trận Hamilton và mã nguồn mô phỏng chi tiết để phát triển các đề tài nghiên cứu chuyên sâu.
  • Chuyên gia R&D ngành bán dẫn: Nắm bắt bộ thông số tối ưu về vật liệu điện môi ($HfO_2, ZrO_2$), kích thước ống ($d \approx 1.0 \text{ nm}$) và kim loại tiếp xúc ($Pd, Al$) để ứng dụng vào thiết kế thử nghiệm linh kiện.
  • Nhà hoạch định chính sách khoa học - công nghệ: Có cơ sở dữ liệu khoa học vững chắc để định hướng đầu tư phòng thí nghiệm công nghệ nano vi điện tử, đón đầu xu thế chip bán dẫn tương lai.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nền tảng nào? Đóng góp độc đáo nhất là việc thiết lập mô hình lượng tử tự tương thích đa mức năng lượng dựa trên việc mở rộng lý thuyết hàm Green không cân bằng (NEGF) của Supriyo Datta cho cấu trúc Coaxial CNTFET dưới 20 nm, làm sáng tỏ vai trò điều biến của điện dung lượng tử $C_Q$ và hàm mở rộng nhiệt $F_T(E)$ lên thế tĩnh điện tự tương thích $U$.

2. Đột phá về mặt phương pháp luận so với các nghiên cứu tiền nhiệm quốc tế là gì? Khác với mô hình bán cổ điển của Leonardo (2006) (vốn bỏ qua trường tự tương thích và cho độ dẫn thấp) hay mô hình thuần đạn đạo của Hoenlein (2003), luận án tích hợp ma trận tự năng lượng tán xạ phonon $\Sigma_S$ vào hệ phương trình Schrödinger - Poisson 3D trong tọa độ trụ, giải quyết trọn vẹn bài toán tương tác electron-phonon ở kích thước dưới 20 nm.

3. Phát hiện bất ngờ nhất từ dữ liệu mô phỏng là gì? Đó là sự phân lập định lượng giữa tán xạ phonon quang (suy giảm 9% dòng) và phonon âm (suy giảm 7% dòng) ở điện áp $V_G = 0.6 \text{ V}$. Dù chịu ảnh hưởng tán xạ ở kênh siêu ngắn ($< 20 \text{ nm}$), Coaxial CNTFET vẫn duy trì hơn 80% bản chất dẫn đạn đạo, chứng minh tính khả thi vượt trội so với Si-MOSFET truyền thống vốn bị suy giảm nghiêm trọng bởi tán xạ tạp chất và độ gồ ghề giao diện.

4. Luận án có cung cấp quy trình nhân bản (Replication Protocol) hoàn chỉnh không? Có. Toàn bộ thuật toán tự tương thích, biểu thức giải tích dải năng lượng, ma trận Hamilton 1D, phương trình tích phân ma trận mật độ và các bước giải phương trình vi phân Poisson trên môi trường MATLAB đều được trình bày chi tiết từng bước, cho phép tái lập hoàn toàn kết quả mô phỏng.

5. Chương trình nghiên cứu 10 năm được vạch ra như thế nào? Lộ trình 10 năm tập trung chuyển giao từ mô phỏng sang thực nghiệm: Giai đoạn 1 (1-3 năm) hoàn thiện mô phỏng đa vật lý nhiệt - điện tử; Giai đoạn 2 (3-6 năm) hợp tác chế tạo thử nghiệm CNTFET cổng trên tại các trung tâm nano tiên tiến; Giai đoạn 3 (6-10 năm) tối ưu hóa kỹ thuật nuôi cấy định hướng SWNT đồng trục để tích hợp vào các mạch logic quy mô lớn.

Kết luận

  1. Luận án đã xây dựng thành công mô hình toán học và thuật toán tự tương thích lượng tử NEGF hoàn chỉnh cho Transistor trường ống nanô carbon đồng trục (Coaxial CNTFET).
  2. Khảo sát toàn diện ảnh hưởng của các thông số vật liệu: khẳng định ưu thế tuyệt đối của các chất điện môi $k$-cao ($ZrO_2, HfO_2$) và kim loại tiếp xúc ($Pd, Al, Pt$) trong việc tối ưu hóa tỷ lệ dòng $I_{ON}/I_{OFF}$ và triệt tiêu tính dẫn lưỡng cực.
  3. Định lượng chính xác cơ chế tán xạ hạt tải ở chiều dài kênh dưới 20 nm, chứng minh linh kiện vẫn bảo toàn trên 80% tính chất dẫn đạn đạo.
  4. Chứng minh độ hỗ dẫn $g_m$ của Coaxial CNTFET vượt trội gấp 4 lần so với Si-MOSFET và gấp 7 lần so với CNTFET phẳng, mở ra khả năng đạt tần số đáp ứng terahertz (THz) và mật độ tích hợp $10^{12} \text{ linh kiện/cm}^2$.
  5. Đề xuất quy trình công nghệ chế tạo thực nghiệm chi tiết và mô phỏng thành công các khối mạch số cơ bản (NOT, NOR, SRAM, mạch dao động vòng).
  6. Mở ra 03 hướng nghiên cứu mới: mô phỏng tương tác nhiệt - điện tử đa vật lý, khảo sát mạng lưới transistor nano đa kênh song song, và thử nghiệm tích hợp lai linh kiện nano carbon trên nền đế Silic (Hybrid Micro-Nano CMOS platform).