Luận văn thạc sĩ về thiết kế bộ tổng hợp tần số trong hệ thống GPS

• Tác giả: Mai Đông Xuân
• Người hướng dẫn: TS. Huỳnh Phú Minh Cường
• Trường học: Đại học Quốc gia TP. HCM Trường Đại học Bách Khoa
• Chuyên ngành: Kỹ Thuật Viễn Thông
• Đề tài: Nghiên Cứu Và Thiết Kế Bộ Tổng Hợp Tần Số Dùng Trong Hệ Thống GPS
• Loại tài liệu: Luận văn thạc sĩ
• Năm xuất bản: 2017
• Địa điểm: TP. Hồ Chí Minh

• LỜI CAM ĐOAN
• LỜI CÁM ƠN
• SƠ LƯỢC LUẬN VĂN
• CHỮ VIẾT TẮT VÀ KÝ HIỆU
• 1. CHƯƠNG 1: GIỚI THIỆU
• 1.1. LÝ DO CHỌN ĐỀ TÀI
• 1.2. MỤC ĐÍCH
• 1.3. PHẠM VI NGHIÊN CỨU
• 1.4. PHƯƠNG PHÁP THỰC HIỆN
• 2. CHƯƠNG 2: TỔNG QUAN
• 2.1. TỔNG QUAN HỆ THỐNG GPS
• 2.2. KHỐI TÌM KIẾM
• 2.3. KHỐI THEO DÕI

I. Tổng quan về bộ tổng hợp tần số trong hệ thống GPS

Bộ tổng hợp tần số đóng vai trò quan trọng trong hệ thống GPS, giúp xác định vị trí chính xác của thiết bị. Bộ tổng hợp tần số được thiết kế dựa trên nguyên lý vòng khoá pha (Phase Locked Loop - PLL), cho phép cải thiện độ chính xác của tín hiệu GPS. Hệ thống GPS bao gồm ba phần chính: phần không gian, phần điều khiển và phần người dùng. Trong đó, phần không gian chứa các vệ tinh, phần điều khiển duy trì hoạt động của hệ thống và phần người dùng là thiết bị thu tín hiệu. Mục tiêu chính của nghiên cứu này là thiết kế một bộ tổng hợp tần số hiệu quả, giảm thiểu công suất tiêu thụ và cải thiện hệ số nhiễu pha, từ đó nâng cao độ chính xác của hệ thống GPS.

1.1. Nguyên lý hoạt động của bộ tổng hợp tần số

Bộ tổng hợp tần số sử dụng các mạch như Phase Frequency Detector (PFD), Charge Pump (CP), và Voltage Controlled Oscillator (VCO) để tạo ra tín hiệu với tần số mong muốn. Mạch PFD so sánh pha của tín hiệu đầu vào với tín hiệu đầu ra và điều chỉnh tần số của VCO để đạt được sự đồng bộ. Mạch CP chuyển đổi tín hiệu từ PFD thành dòng điện để điều chỉnh VCO. Việc tối ưu hóa các mạch này là rất quan trọng để giảm thiểu nhiễu và tiêu thụ năng lượng. Kết quả đạt được từ thiết kế cho thấy rằng bộ tổng hợp tần số có khả năng hoạt động ổn định với tần số đầu ra chính xác và tiêu thụ công suất thấp.

II. Phân tích các thành phần của bộ tổng hợp tần số

Các thành phần của bộ tổng hợp tần số bao gồm mạch PFD, CP, VCO và mạch chia tần số. Mỗi thành phần này đóng góp vào hiệu suất tổng thể của hệ thống. Mạch PFD là thành phần chính trong việc xác định độ chính xác của tín hiệu đầu ra. Mạch CP giúp cải thiện độ ổn định của tần số đầu ra, trong khi VCO quyết định tần số đầu ra cuối cùng. Việc thiết kế các mạch này dựa trên công nghệ CMOS 130nm cho phép tích hợp nhiều chức năng trong một chip duy nhất, giúp giảm kích thước và tăng tính hiệu quả của bộ tổng hợp tần số.

2.1. Mạch Phase Frequency Detector PFD

Mạch PFD là một trong những thành phần quan trọng nhất trong bộ tổng hợp tần số. Nó hoạt động bằng cách so sánh pha của tín hiệu đầu vào với tín hiệu đầu ra từ VCO. Khi có sự sai khác pha, PFD tạo ra tín hiệu điều khiển để điều chỉnh VCO sao cho tần số đầu ra được đồng bộ với tần số tham chiếu. Thiết kế mạch PFD cần phải đảm bảo độ nhạy cao và thời gian phản hồi nhanh để đạt được hiệu suất tốt nhất trong việc đồng bộ hóa tín hiệu. Kết quả thử nghiệm cho thấy rằng mạch PFD đạt được hiệu suất tối ưu với độ chính xác cao trong việc điều chỉnh pha.

III. Đánh giá và kết luận

Luận văn này đã trình bày quá trình nghiên cứu, thiết kế và thử nghiệm bộ tổng hợp tần số cho hệ thống GPS. Kết quả cho thấy rằng bộ tổng hợp tần số đạt được các tiêu chí về công suất tiêu thụ và độ chính xác của tín hiệu. Các mạch thành phần như PFD, CP, và VCO đã được tối ưu hóa để giảm thiểu nhiễu và cải thiện hiệu suất. Việc tích hợp các mạch này vào một chip duy nhất không chỉ giúp giảm kích thước mà còn nâng cao tính hiệu quả của hệ thống GPS. Kết quả nghiên cứu này có thể được ứng dụng trong việc phát triển các thiết bị GPS hiện đại, góp phần nâng cao độ chính xác trong định vị toàn cầu.

3.1. Ứng dụng thực tiễn của bộ tổng hợp tần số trong GPS

Bộ tổng hợp tần số được thiết kế có thể được ứng dụng trong nhiều lĩnh vực khác nhau, từ công nghệ định vị đến viễn thông. Đặc biệt, trong các hệ thống GPS, việc cải thiện độ chính xác và giảm thiểu công suất tiêu thụ là rất quan trọng. Các thiết bị GPS hiện đại yêu cầu độ chính xác cao trong việc xác định vị trí, và bộ tổng hợp tần số này có thể đáp ứng được yêu cầu đó. Nghiên cứu này không chỉ có giá trị trong lĩnh vực học thuật mà còn trong ứng dụng thực tiễn, mở ra hướng đi mới cho các nghiên cứu và phát triển trong công nghệ vi mạch.

Tổng quan nghiên cứu

Hệ thống định vị toàn cầu (GPS) đóng vai trò thiết yếu trong nhiều lĩnh vực như dẫn đường, truyền thông và quân sự với hơn 24 vệ tinh hoạt động liên tục trên quỹ đạo. Độ chính xác của hệ thống GPS phụ thuộc nhiều vào chất lượng tín hiệu thu và xử lý, trong đó bộ tổng hợp tần số là thành phần quan trọng quyết định độ tinh khiết phổ và độ ổn định tần số. Luận văn tập trung nghiên cứu và thiết kế bộ tổng hợp tần số sử dụng công nghệ CMOS 130nm, với mục tiêu cải thiện hệ số nhiễu pha và giảm công suất tiêu thụ nhằm nâng cao hiệu năng tổng thể của hệ thống GPS.

Phạm vi nghiên cứu bao gồm thiết kế các mạch thành phần như mạch Phase Frequency Detector (PFD), Charge Pump (CP), Loop Filter (LP), Frequency Divider (FD), và Voltage Controlled Oscillator (VCO) tích hợp trên chip với tần số ngõ ra khoảng 1.571,328 MHz. Nghiên cứu được thực hiện trong giai đoạn 2016-2017 tại Trường Đại học Bách Khoa, ĐHQG TP. HCM, với ứng dụng trực tiếp trong hệ thống thu tín hiệu GPS. Kết quả nghiên cứu có ý nghĩa quan trọng trong việc nâng cao độ chính xác định vị, giảm thời gian định vị và tiết kiệm năng lượng cho các thiết bị di động sử dụng GPS.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên hai lý thuyết chính: lý thuyết về hệ số nhiễu pha và nguyên lý vòng khóa pha (Phase Locked Loop - PLL). Hệ số nhiễu pha được định nghĩa là sự biến đổi ngẫu nhiên về pha của tín hiệu, ảnh hưởng trực tiếp đến độ tinh khiết phổ và chất lượng tín hiệu GPS. Lý thuyết này được mô tả chi tiết trong miền thời gian và miền tần số, với công thức tính toán phase noise theo chuẩn IEEE.

Nguyên lý vòng khóa pha là cơ sở để thiết kế bộ tổng hợp tần số, trong đó các thành phần như bộ so pha tần (PFD), mạch bơm dòng (CP), bộ lọc vòng (LP), mạch dao động điều khiển điện áp (VCO) và bộ chia tần số (FD) phối hợp để tạo ra tín hiệu tần số ổn định, có độ nhiễu pha thấp. Mô hình tuyến tính của PLL được sử dụng để phân tích và tính toán hàm truyền đạt, từ đó đánh giá ảnh hưởng của từng thành phần đến phase noise tổng thể.

Các khái niệm chuyên ngành quan trọng bao gồm: phase noise, jitter rms, hệ số phẩm chất Q của mạch dao động LC, dead zone trong mạch PFD, và kỹ thuật thiết kế mạch CMOS 130nm.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thiết kế mạch tích hợp (IC) dựa trên công nghệ CMOS 130nm với sự hỗ trợ của phần mềm Cadence Virtuoso và Mentor Graphics để thiết kế, mô phỏng và kiểm tra lỗi vật lý. Cỡ mẫu nghiên cứu là toàn bộ bộ tổng hợp tần số gồm các mạch thành phần được thiết kế, mô phỏng và layout trên chip.

Phân tích dữ liệu dựa trên mô phỏng Monte Carlo với 100 điểm khảo sát nhằm đánh giá độ ổn định và sai số của mạch trong điều kiện biến đổi nhiệt độ từ -40℃ đến 85℃. Quá trình nghiên cứu kéo dài trong vòng một năm, từ tháng 01/2016 đến tháng 01/2017, bao gồm các bước: phân tích lý thuyết, thiết kế mạch, mô phỏng, thiết kế vật lý, trích xuất ký sinh và đo kiểm thực tế trên chip mẫu.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

1. Hiệu suất mạch PFD và CP: Mạch so pha tần (PFD) và mạch bơm dòng (CP) được thiết kế với kiến trúc hai flip flop, đáp ứng tốt trong vùng dead zone với điện áp ngõ ra tuyến tính và giảm thiểu phase noise. Mạch CP cung cấp dòng ổn định 28 µA với sai số nhỏ trong khoảng nhiệt độ rộng (-40℃ đến 85℃), đảm bảo hoạt động ổn định.

2. Thiết kế mạch VCO: Mạch dao động điều khiển điện áp (VCO) sử dụng cấu trúc LC tank với ba công tắc hiệu chỉnh giúp tăng tính linh hoạt và cải thiện hệ số nhiễu pha. Tần số trung tâm đạt 1.571,328 MHz với độ lệch tần số điều chỉnh rộng, hệ số nhiễu pha đạt mức -118.6 dBc/Hz tại offset 1 MHz, vượt trội so với nhiều nghiên cứu trước đây.

3. Tổng hợp tần số và công suất tiêu thụ: Bộ tổng hợp tần số tích hợp toàn bộ mạch thành phần trên diện tích 820 µm x 915 µm, tiêu thụ công suất khoảng 11.5 mW với nguồn 1.2 V. Jitter rms đo được là 0.624 fs, cho thấy tín hiệu ngõ ra có độ ổn định cao, phù hợp với yêu cầu hệ thống GPS.

4. Độ ổn định và sai số: Mô phỏng Monte Carlo cho thấy hơn 80% trường hợp hoạt động của mạch CP tập trung quanh giá trị dòng danh định, với sai số nhỏ nhất là 36.8 nA và lớn nhất là 748 nA, đảm bảo độ tin cậy trong điều kiện thực tế.

Thảo luận kết quả

Kết quả cho thấy việc tối ưu kiến trúc mạch PFD và CP giúp giảm thiểu phase noise trong vùng dead zone, một vấn đề thường gây ra nhiễu pha không mong muốn trong PLL. Thiết kế VCO dựa trên khung cộng hưởng LC với khả năng hiệu chỉnh linh hoạt đã cải thiện đáng kể hệ số nhiễu pha, đồng thời giữ công suất tiêu thụ ở mức thấp, phù hợp với các ứng dụng di động.

So sánh với các nghiên cứu trước đây sử dụng công nghệ CMOS 0.18 µm hoặc BiCMOS 1 µm, bộ tổng hợp tần số này đạt hiệu suất vượt trội về phase noise và công suất tiêu thụ, nhờ vào công nghệ CMOS 130 nm và tối ưu thiết kế mạch. Các biểu đồ phase noise, jitter và đáp ứng mạch được trình bày chi tiết trong luận văn, minh họa rõ ràng sự cải thiện về chất lượng tín hiệu.

Ý nghĩa của nghiên cứu không chỉ nằm ở việc nâng cao hiệu năng bộ tổng hợp tần số mà còn góp phần thúc đẩy phát triển công nghệ vi mạch tại Việt Nam, đặc biệt trong lĩnh vực kỹ thuật viễn thông và định vị toàn cầu.

Đề xuất và khuyến nghị

1. Tối ưu hóa thiết kế mạch PFD và CP: Tiếp tục nghiên cứu các kiến trúc mạch so pha tần và bơm dòng mới nhằm giảm thiểu phase noise trong vùng dead zone, nâng cao độ tuyến tính và giảm công suất tiêu thụ. Thời gian thực hiện: 6-12 tháng, chủ thể: nhóm nghiên cứu vi mạch.

2. Phát triển mạch VCO đa kênh: Thiết kế mạch VCO có khả năng điều chỉnh đa kênh và tích hợp các công tắc hiệu chỉnh tự động để tăng tính linh hoạt và độ chính xác trong các ứng dụng GPS đa tần số. Thời gian thực hiện: 12 tháng, chủ thể: phòng thí nghiệm vi mạch.

3. Nâng cao công nghệ chế tạo: Áp dụng công nghệ CMOS với kích thước bóng bán dẫn nhỏ hơn (ví dụ 90 nm hoặc 65 nm) để giảm diện tích chip và công suất tiêu thụ, đồng thời cải thiện hiệu suất mạch tổng hợp tần số. Thời gian thực hiện: 18 tháng, chủ thể: đối tác công nghiệp và viện nghiên cứu.

4. Kiểm tra và tích hợp hệ thống: Thực hiện đo kiểm thực tế trên chip mẫu trong môi trường hoạt động thực tế, đồng thời tích hợp bộ tổng hợp tần số vào hệ thống thu GPS hoàn chỉnh để đánh giá hiệu quả tổng thể. Thời gian thực hiện: 6 tháng, chủ thể: nhóm phát triển sản phẩm.

Đối tượng nên tham khảo luận văn

1. Sinh viên và nghiên cứu sinh ngành Kỹ thuật Viễn thông: Nắm bắt kiến thức chuyên sâu về thiết kế mạch PLL, bộ tổng hợp tần số và ứng dụng trong hệ thống GPS, phục vụ cho các đề tài nghiên cứu và luận văn.

2. Kỹ sư thiết kế vi mạch và RFIC: Áp dụng các kỹ thuật thiết kế mạch CMOS 130nm, tối ưu phase noise và công suất tiêu thụ trong phát triển sản phẩm vi mạch định vị và truyền thông.

3. Các nhà phát triển hệ thống GPS và định vị toàn cầu: Hiểu rõ cấu trúc và yêu cầu kỹ thuật của bộ tổng hợp tần số, từ đó lựa chọn hoặc phát triển các giải pháp phù hợp cho thiết bị thu GPS.

4. Doanh nghiệp công nghệ và viện nghiên cứu: Tham khảo để phát triển các sản phẩm vi mạch tích hợp, nâng cao năng lực nghiên cứu và sản xuất chip định vị trong nước, góp phần thúc đẩy công nghiệp vi mạch Việt Nam.

Câu hỏi thường gặp

1. Bộ tổng hợp tần số trong GPS có vai trò gì?
   Bộ tổng hợp tần số tạo ra tín hiệu tần số ổn định và tinh khiết, giúp đồng bộ hóa tín hiệu thu từ vệ tinh, từ đó nâng cao độ chính xác định vị. Ví dụ, tín hiệu ngõ ra với phase noise thấp giúp giảm sai số trong giải mã tín hiệu GPS.

2. Tại sao công nghệ CMOS 130nm được chọn cho thiết kế?
   CMOS 130nm cân bằng tốt giữa hiệu suất, công suất tiêu thụ và chi phí sản xuất, phù hợp cho các ứng dụng vi mạch tích hợp phức tạp như bộ tổng hợp tần số GPS. Công nghệ này cũng hỗ trợ tích hợp các mạch analog và RF trên cùng một chip.

3. Làm thế nào để giảm hệ số nhiễu pha trong bộ tổng hợp tần số?
   Giảm nhiễu pha được thực hiện bằng cách tối ưu kiến trúc mạch PFD, CP, sử dụng mạch VCO LC có hệ số phẩm chất cao và thiết kế bộ lọc vòng hiệu quả. Ví dụ, mạch VCO với khung cộng hưởng LC giúp cải thiện phase noise đáng kể.

4. Công suất tiêu thụ của bộ tổng hợp tần số ảnh hưởng thế nào đến thiết bị GPS?
   Công suất tiêu thụ thấp giúp kéo dài thời gian sử dụng pin cho thiết bị di động, đồng thời giảm nhiệt độ hoạt động và tăng độ bền thiết bị. Bộ tổng hợp tần số trong nghiên cứu tiêu thụ khoảng 11.5 mW, phù hợp với các thiết bị GPS di động.

5. Phương pháp mô phỏng Monte Carlo có ý nghĩa gì trong nghiên cứu?
   Mô phỏng Monte Carlo giúp đánh giá độ ổn định và sai số của mạch trong điều kiện biến đổi nhiệt độ và quy trình sản xuất, đảm bảo mạch hoạt động tin cậy trong thực tế. Ví dụ, mô phỏng 100 điểm khảo sát cho thấy mạch CP duy trì dòng ổn định trong khoảng nhiệt độ rộng.

Kết luận

• Đã thiết kế và tích hợp thành công bộ tổng hợp tần số dựa trên kỹ thuật vòng khóa pha với công nghệ CMOS 130nm, đạt tần số ngõ ra 1.571,328 MHz.
• Cải thiện đáng kể hệ số nhiễu pha (-118.6 dBc/Hz tại offset 1 MHz) và jitter rms (0.624 fs), nâng cao chất lượng tín hiệu GPS.
• Tiêu thụ công suất thấp khoảng 11.5 mW, phù hợp cho các ứng dụng di động và thiết bị định vị cầm tay.
• Mạch PFD và CP được tối ưu để giảm phase noise trong vùng dead zone, đảm bảo độ ổn định và độ chính xác cao.
• Đề xuất các hướng nghiên cứu tiếp theo nhằm nâng cao hiệu suất, mở rộng ứng dụng và tích hợp hệ thống GPS hoàn chỉnh.

Hành động tiếp theo: Khuyến khích các nhà nghiên cứu và kỹ sư tiếp tục phát triển các giải pháp mạch tổng hợp tần số tiên tiến, đồng thời áp dụng kết quả nghiên cứu vào sản xuất chip GPS trong nước để nâng cao năng lực công nghệ vi mạch Việt Nam.