Tổng quan nghiên cứu

Quyết định số 2451/QĐ-TTg của Thủ tướng Chính phủ ban hành ngày 27/12/2011 đã đặt ra mục tiêu chiến lược: đến năm 2020, 100% các hộ gia đình trên cả nước có máy thu hình xem được truyền hình số mặt đất. Sự chuyển dịch toàn diện từ chuẩn truyền hình tương tự sang truyền hình số DVB-T và DVB-T2 tạo ra áp lực khổng lồ về nguồn cung thiết bị thu sóng và giải mã tín hiệu (Set-Top-Box). Tại thời điểm năm 2015, thị trường Việt Nam hoàn toàn phụ thuộc vào các dòng chip nhập khẩu từ nước ngoài, dẫn đến chi phí thiết bị cao và thiếu sự chủ động trong việc kiểm soát công nghệ phần cứng cao tần.

Khối khuếch đại nhiễu thấp (Low-Noise Amplifier - LNA) đóng vai trò là tầng đầu vào của bộ thu RF front-end, trực tiếp tiếp nhận các tín hiệu vô tuyến cực yếu có biên độ từ vài nanovolt đến hàng chục millivolt từ ăng-ten. Thách thức kỹ thuật lớn nhất đặt ra là thiết kế một mạch khuếch đại vừa phải đáp ứng dải tần siêu rộng bao phủ cả hai băng tần VHF và UHF (174 MHz đến 806 MHz), vừa phải duy trì hệ số nhiễu ở mức tối thiểu dưới 6 dB theo quy chuẩn kỹ thuật quốc gia, đồng thời có khả năng thay đổi độ lợi để tránh hiện tượng bão hòa tín hiệu khi máy thu đặt gần trạm phát sóng.

Mục tiêu cốt lõi của nghiên cứu là thiết kế, mô phỏng và layout hoàn chỉnh khối vi mạch khuếch đại nhiễu thấp có độ lợi thay đổi (VGLNA) trên công nghệ bán dẫn CMOS 130nm. Công trình được thực hiện tại Bộ môn Điện tử Viễn thông thuộc Trường Đại học Bách Khoa – ĐHQG TP.HCM trong khoảng thời gian từ tháng 01/2015 đến tháng 06/2015. Kết quả nghiên cứu mang ý nghĩa thực tiễn to lớn khi tạo ra lõi sở hữu trí tuệ (IP core) vi mạch RFIC nội địa đạt độ lợi 19 dB, hệ số nhiễu 2 dB và tiêu thụ dòng chỉ 12 mA, giúp giảm thiểu đáng kể chi phí đóng gói phần cứng nhờ loại bỏ hoàn toàn linh kiện biến áp vi sai (balun) ngoài chip.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết thiết kế mạch tích hợp cao tần (CMOS RFIC) và lý thuyết truyền dẫn truyền hình số mặt đất thế hệ thứ hai (DVB-T2). Mô hình phân tích nhiễu dựa trên công thức tầng nối tiếp Friis, chứng minh rằng hệ số nhiễu tổng thể của toàn bộ hệ thống thu phụ thuộc chặt chẽ vào độ lợi và hệ số nhiễu của tầng khuếch đại đầu tiên. Do đó, việc tối ưu hóa khối LNA là điều kiện tiên quyết để đảm bảo độ nhạy của bộ thu đạt ngưỡng -80 dBm và tỷ số sóng mang trên nhiễu (SNR) tối thiểu 20.42 dB theo tiêu chuẩn của Viện Khoa học kỹ thuật Bưu điện ban hành năm 2012.

Quá trình thiết kế phải giải quyết bài toán dung hòa đa mục tiêu trên mô hình lục giác thiết kế RF (RF Design Hexagon), bao gồm các thông số: Hệ số nhiễu (NF), Độ lợi (Gain), Độ tuyến tính (IIP3 và P1dB), Dải tần hoạt động (174–806 MHz), Điện áp nguồn cung cấp (1.2 V) và Công suất tiêu thụ. Các khái niệm nền tảng được áp dụng bao gồm: cấu trúc khuếch đại cực cổng chung (Common Gate - CG) vi sai kết hợp kỹ thuật hồi tiếp âm chủ động để phá vỡ giới hạn giữa phối hợp trở kháng ngõ vào 50 Ohm và hệ số nhiễu; cấu trúc cực nguồn chung (Common Source - CS) cho tầng thứ hai; kỹ thuật ghép tầng một chiều (DC Coupling) nhằm loại bỏ tụ ghép trung gian; và tầm động không có thành phần giả (SFDR) giới hạn bởi điểm chặn bậc ba (IP3).

Phương pháp nghiên cứu

Phương pháp nghiên cứu thực hiện qua quy trình mô phỏng tham số vi mạch bán dẫn toàn diện dựa trên dữ liệu mô hình transistor BSIM4 của tiến trình công nghệ TSMC CMOS 130nm. Cỡ mẫu mô phỏng bao gồm tập hợp các góc công nghệ (Corner cases: Typical-Typical, Slow-Slow, Fast-Fast) phối hợp cùng dải biến thiên nhiệt độ môi trường từ -40°C đến 85°C, với hơn 500 lượt quét thông số nhằm đánh giá độ ổn định và độ tin cậy của mạch trước các sai số chế tạo wafer.

Bộ công cụ thiết kế vi mạch chuyên dụng được phối hợp chặt chẽ: Cadence Virtuoso được sử dụng để thiết kế sơ đồ nguyên lý (schematic) và thực hiện vẽ mặt nạ bố trí mạch vật lý (layout); phần mềm ADS (Advanced Design System) đảm nhiệm phân tích các thông số tán xạ S-parameters (S11, S22, S12, S21) và các đặc tính phi tuyến; phần mềm mô phỏng điện từ trường IE3D được ứng dụng để trích xuất các thành phần ký sinh của đường dây và cuộn cảm. Timeline nghiên cứu được thực hiện nghiêm ngặt từ ngày 19/01/2015 (giai đoạn tính toán lý thuyết và phân tích kiến trúc), chuyển sang giai đoạn mô phỏng tối ưu hóa trong tháng 03–04/2015, và hoàn tất bản vẽ layout, kiểm tra DRC/LVS vào ngày 14/06/2015.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Kết quả mô phỏng sau khi trích xuất đầy đủ các thông số ký sinh trên tiến trình CMOS 130nm ghi nhận những phát hiện kỹ thuật mang tính đột phá:

  • Khả năng điều chỉnh độ lợi linh hoạt: Mạch LNA hai tầng đạt độ lợi điện áp cực đại 19 dB tại băng thông từ 174 MHz đến 806 MHz. Thông qua khối chuyển đổi số - tương tự (DAC 4-bit) tích hợp trên chip, độ lợi của mạch có thể thay đổi linh hoạt theo 4 mức chính xác: 13 dB, 15 dB, 17 dB và 19 dB với bước nhảy 2 dB, đáp ứng hoàn hảo khả năng thích ứng khi công suất đầu vào dao động từ -80 dBm đến -39 dBm.
  • Hệ số nhiễu vượt trội: Hệ số nhiễu (NF) của mạch đo được ở mức 2.0 dB trên toàn dải tần hoạt động. Giá trị này tốt hơn 66.6% so với ngưỡng giới hạn cho phép (NF < 6.0 dB) của quy chuẩn máy thu DVB-T2 tại Việt Nam, đảm bảo khả năng thu nhận tín hiệu truyền hình sắc nét ngay cả trong vùng phủ sóng yếu.
  • Độ tuyến tính và phối hợp trở kháng tối ưu: Mạch đạt điểm chặn giao thoa bậc ba ngõ vào IIP3 là -9.6 dBm tại mức độ lợi cực đại và tăng dần khi giảm độ lợi. Các hệ số phản xạ ngõ vào S11 và ngõ ra S22 đều duy trì ở mức dưới -10 dB, trong khi hệ số cách ly ngược S12 đạt mức nhỏ hơn -30 dB, bảo đảm tính ổn định tuyệt đối với hệ số ổn định K > 1.
  • Hiệu quả năng lượng và diện tích: Mạch vận hành ở mức điện áp cung cấp 1.2 V với dòng tiêu thụ tĩnh 12 mA, tương đương tổng công suất tiêu tán chỉ 14.4 mW. Cấu trúc vi sai toàn phần giúp loại bỏ hoàn toàn các cuộn cảm phối hợp cồng kềnh, tối ưu hóa diện tích lõi chip ở mức cực kỳ kinh tế.

Thảo luận kết quả

Căn nguyên giúp thiết kế đạt được hệ số nhiễu cực thấp 2.0 dB trong khi vẫn duy trì phối hợp trở kháng 50 Ohm nằm ở việc áp dụng cấu trúc cực cổng chung (CG) có hồi tiếp âm vi sai ở tầng thứ nhất. Trong các mạch CG kinh điển, trở kháng vào gắn liền với độ hỗ dẫn gm qua biểu thức Zin ≈ 1/gm, buộc hệ số nhiễu lý thuyết luôn lớn hơn 3.0 dB. Bằng cách đưa tín hiệu hồi tiếp âm qua hệ số khuếch đại nghịch đảo, độ hỗ dẫn tương đương được nhân lên theo hệ số, cho phép mạch tự do lựa chọn kích thước transistor M1 và dòng phân cực để triệt tiêu nhiễu nhiệt mà không phá vỡ điều kiện phối hợp trở kháng ngõ vào.

Khi so sánh với cấu trúc cực nguồn chung (CS) sử dụng mạng lọc dải thông LC-ladder (thường chiếm diện tích silicon lớn do cần từ 2 đến 4 cuộn cảm và có NF dao động từ 3.5 dB đến 4.8 dB do suy hao cuộn dây), thiết kế đề xuất giảm được 100% diện tích cuộn cảm ngõ vào. Đồng thời, cấu trúc vi sai ngõ vào và ngõ ra giúp loại bỏ hoàn toàn biến áp balun ngoài chip, nâng cao khả năng triệt nhiễu đồng pha từ nguồn cấp. Dữ liệu mô phỏng được biểu diễn trực quan thông qua các bảng đặc tính S-parameter trên biểu đồ Smith, đồ thị dải thông Gain-Av từ 13 dB đến 19 dB, và các đường cong giao điểm IP3 xác nhận tính tuyến tính ổn định khi dòng điều khiển DAC thay đổi từ 0000 đến 1111.

Đề xuất và khuyến nghị

  • Triển khai chế tạo mẫu thử nghiệm (Tape-out): Khuyến nghị các đơn vị nghiên cứu tiến hành gửi file GDSII của layout LNA đến các xưởng đúc bán dẫn quốc tế để gia công trên tiến trình TSMC CMOS 130nm trong vòng 6 đến 9 tháng, phục vụ việc đo đạc thực nghiệm trên bo mạch kiểm thử (Test board).
  • Tích hợp vòng điều khiển độ lợi tự động (AGC): Phát triển và tích hợp bổ sung khối dò đỉnh công suất (Peak Detector) cùng mạch logic hồi tiếp tự động khép kín trong giai đoạn 12 tháng tiếp theo, cho phép LNA tự động chuyển mạch 4 mức độ lợi từ 13 dB đến 19 dB mà không cần can thiệp từ vi xử lý ngoài.
  • Chuyển đổi sang tiến trình công nghệ sâu hơn: Các nhóm nghiên cứu vi mạch cao tần nên tiếp tục tối ưu hóa kiến trúc mạch sang công nghệ CMOS 65nm hoặc 28nm nhằm hạ mức điện áp hoạt động xuống 0.9 V và giảm mức tiêu thụ dòng xuống dưới 8 mA, hướng tới ứng dụng trong các thiết bị di động thu truyền hình DVB-T2 cầm tay.
  • Thúc đẩy liên minh sản xuất vi mạch nội địa: Bộ Thông tin và Truyền thông cùng các doanh nghiệp công nghệ trong nước cần phối hợp tài trợ để tích hợp lõi IP LNA này vào một chip thu RF Tuner nguyên khối hoàn chỉnh (bao gồm Mixer, VCO, Tracking Filter), hoàn thiện mục tiêu làm chủ 100% thiết bị Set-Top-Box thuần Việt.

Đối tượng nên tham khảo luận văn

  • Kỹ sư thiết kế vi mạch tương tự và cao tần (RFIC/Analog Designers): Tiếp cận phương pháp luận thiết kế mạch khuếch đại vi sai băng rộng, kỹ thuật phân tích nhiễu và quy trình hiện thực hóa layout chuẩn công nghiệp trên phần mềm Cadence Virtuoso.
  • Học viên cao học, nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Sử dụng làm tài liệu học thuật mẫu mực trong việc tính toán giải tích mạch vi ba, áp dụng công thức Friis, thiết kế khối DAC 4-bit và phương pháp phân tích độ ổn định qua thông số S.
  • Các doanh nghiệp sản xuất thiết bị truyền hình số và viễn thông: Tham khảo cấu trúc RF Front-end hiệu năng cao để phát triển các dòng sản phẩm máy thu truyền hình DVB-T2 chất lượng cao với chi phí phần cứng tối ưu nhờ loại bỏ linh kiện balun rời.
  • Chuyên gia quản lý và hoạch định chính sách công nghệ bán dẫn: Đánh giá năng lực thiết kế vi mạch tích hợp của đội ngũ kỹ sư trong nước, làm căn cứ định hướng đầu tư phát triển các dòng chip chuyên dụng (ASIC) phục vụ an ninh thông tin và số hóa truyền dẫn quốc gia.

Câu hỏi thường gặp

Tại sao mạch LNA trong luận văn phải hoạt động trên dải tần rộng từ 174 MHz đến 806 MHz? Dải tần 174–806 MHz bao gồm toàn bộ phổ tần của hai băng VHF (174–230 MHz) và UHF (470–806 MHz) được quy định cho truyền hình số DVB-T2 tại Việt Nam. Thiết kế băng rộng giúp một chip thu duy nhất bắt được toàn bộ các kênh truyền thông tin mà không cần sử dụng nhiều bộ thu băng hẹp riêng biệt.

Cấu trúc cực cổng chung vi sai kết hợp hồi tiếp âm đem lại lợi thế gì so với cấu trúc cực cổng chung kinh điển? Mạch cực cổng chung kinh điển bị trói buộc bởi hệ số nhiễu luôn lớn hơn 3.0 dB khi phối hợp trở kháng 50 Ohm. Kỹ thuật hồi tiếp âm vi sai khuếch đại điện áp đầu vào và đưa ngược về cực cổng, giúp tăng độ hỗ dẫn tương đương mà không làm tăng nhiễu nhiệt, hạ NF xuống mức 2.0 dB.

Khối chuyển đổi số - tương tự (DAC 4-bit) trong mạch LNA đảm nhận nhiệm vụ gì? Khối DAC 4-bit nhận tín hiệu điều khiển số từ vi xử lý của Set-Top-Box để chuyển đổi thành dòng phân cực chính xác, cho phép thay đổi độ lợi mạch qua 4 nấc từ 13 dB đến 19 dB. Điều này giúp ngăn chặn hiện tượng méo tín hiệu và bão hòa khi mức tín hiệu vào tăng lên -39 dBm.

Tại sao thiết kế vi sai toàn phần lại tiết kiệm chi phí đóng gói vi mạch? Cấu trúc vi sai từ đầu vào đến đầu ra giúp mạch miễn nhiễm với nhiễu xuyên âm và nhiễu nguồn. Đặc biệt, cấu trúc này kết nối trực tiếp với ăng-ten vi sai và khối trộn tần (Mixer) mà không cần biến áp chuyển đổi đơn - vi sai (balun), giảm kích thước mạch in và chi phí linh kiện ngoài.

Mức tiêu thụ dòng 12 mA ở nguồn 1.2 V có đáp ứng yêu cầu thương mại hóa không? Mức công suất tiêu tán 14.4 mW là mức rất thấp đối với một mạch khuếch đại cao tần băng rộng đạt độ lợi 19 dB và IIP3 = -9.6 dBm. Chỉ số này hoàn toàn vượt trội so với mức trung bình 20–30 mW của các dòng chip thu thương mại cùng thời kỳ, bảo đảm độ bền nhiệt cao.

Kết luận

  • Luận văn đã nghiên cứu và thiết kế hoàn chỉnh khối mạch khuếch đại nhiễu thấp có độ lợi thay đổi (VGLNA) hai tầng hoạt động ổn định trên toàn dải tần VHF/UHF từ 174 MHz đến 806 MHz.
  • Mạch đạt các chỉ số kỹ thuật xuất sắc trên tiến trình CMOS 130nm: Độ lợi điều chỉnh từ 13 dB đến 19 dB, hệ số nhiễu NF chỉ 2.0 dB, độ tuyến tính IIP3 đạt -9.6 dBm và mức tiêu thụ công suất cực thấp 14.4 mW ở nguồn 1.2 V.
  • Đề xuất thành công cấu trúc cực cổng chung vi sai kết hợp hồi tiếp âm chủ động và ghép tầng DC, loại bỏ hoàn toàn nhu cầu sử dụng cuộn cảm ngõ vào và biến áp balun ngoài chip.
  • Kết quả nghiên cứu đóng góp trực tiếp vào mục tiêu làm chủ công nghệ vi mạch phục vụ Đề án số hóa truyền hình mặt đất của Chính phủ theo Quyết định số 2451/QĐ-TTg.
  • Bước phát triển tiếp theo cần tập trung vào việc chế tạo thử nghiệm trên phiến silicon, tích hợp khối AGC tự động và chuyển đổi sang tiến trình 65nm nhằm hoàn thiện dòng chip vi mạch truyền hình số thương mại của Việt Nam.