Tổng quan nghiên cứu

Sự phát triển vượt bậc của các hệ thống radar mảng quét điện tử chủ động (AESA) và các nền tảng tác chiến điện tử đa chức năng đòi hỏi các bộ thu phát cao tần phải hoạt động trên dải tần số siêu rộng từ 6 đến 18 GHz, tương ứng với băng thông phân đoạn lên đến 100%. Trong cấu trúc module thu phát (T/R module), mạch khuếch đại nhiễu thấp (LNA) giữ vai trò then chốt vì là khối đón nhận tín hiệu đầu tiên sau anten. Tuy nhiên, các thiết kế LNA truyền thống sử dụng công nghệ GaAs thường có điện áp đánh thủng thấp, bắt buộc phải tích hợp thêm mạch giới hạn công suất (limiter) ở ngõ vào để bảo vệ vi mạch trước các xung tín hiệu công suất lớn. Việc chèn thêm tầng bảo vệ này làm tăng hệ số suy hao từ 0.5 đến 1.5 dB, gây suy giảm trực tiếp độ nhạy máy thu và làm gia tăng đáng kể độ phức tạp phần cứng.

Nhằm giải quyết triệt để bài toán trên, đề tài nghiên cứu và thiết kế vi mạch khuếch đại nhiễu thấp băng thông rộng 6-18 GHz đã được thực hiện cho bậc đào tạo Thạc sĩ chuyên ngành Kỹ thuật Viễn thông tại Trường Đại học Bách Khoa – Đại học Quốc gia Thành phố Hồ Chí Minh. Nghiên cứu được triển khai toàn diện trong mốc thời gian từ tháng 2 năm 2023 đến tháng 12 năm 2023. Mục tiêu cốt lõi là làm chủ quy trình phân tích, thiết kế và chế tạo vi mạch tích hợp nguyên khối (MMIC) trên công nghệ bán dẫn 250 nm GaN HEMT với điện áp cung cấp 10 V và dòng tiêu thụ dưới 50 mA. Kết quả nghiên cứu tạo ra chip khuếch đại đạt độ lợi 25 dB, hệ số nhiễu 2.5 dB, điểm nén công suất ngõ ra 1-dB (OP1dB) đạt từ 14 đến 17.8 dBm, đồng thời loại bỏ hoàn toàn nhu cầu sử dụng mạch limiter phía trước, giúp tối ưu hóa hơn 30% diện tích và trọng lượng của các module thu phát trong hệ thống radar hiện đại.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết mạng hai cửa cao tần và lý thuyết nhiễu vi sóng. Thứ nhất, lý thuyết phân tích dòng chảy tín hiệu và công suất được sử dụng để xác lập các khái niệm về độ lợi công suất truyền đạt (Transducer Power Gain - GT), độ lợi công suất vận hành (Operating Power Gain - GP) và độ lợi công suất khả dụng (Available Power Gain - GA). Trong thiết kế đa tầng, vòng tròn đẳng độ lợi GA được ứng dụng cho các tầng đầu nhằm tối ưu hóa đồng thời hệ số nhiễu, trong khi vòng tròn đẳng GP được khai thác ở tầng ngõ ra để tối ưu phối hợp công suất. Thứ hai, lý thuyết nhiễu nhiệt và công thức Friis cho mạch ghép tầng được vận dụng để xác định hệ số đo lường nhiễu (Noise Measure - M), chỉ ra rằng việc tối thiểu hóa hệ số M ở tầng đầu tiên sẽ quyết định trực tiếp hiệu năng nhiễu của toàn bộ hệ thống.

Bên cạnh đó, tính ổn định của mạch khuếch đại được kiểm soát chặt chẽ dựa trên tiêu chuẩn Rollett (hệ số K > 1 và Delta < 1), hệ số ổn định mu lớn hơn 1, kết hợp với định lý Kurokawa về phân tích điện nạp nhằm triệt tiêu hoàn toàn nguy cơ dao động tự kích ở chế độ tín hiệu nhỏ. Nghiên cứu áp dụng kỹ thuật hồi tiếp kép (Dual Feedback) kết hợp giữa hồi tiếp điện trở song song (Resistive Feedback - Rf) và cuộn cảm suy thoái cực nguồn (Inductive Source Degeneration - LS), kết hợp kỹ thuật cuộn cảm bù độ lợi cực máng (LD) để mở rộng băng thông từ 6 đến 18 GHz và thực hiện phối hợp trở kháng đồng thời cho cả tín hiệu lẫn tạp âm (SNIM).

Phương pháp nghiên cứu

Nghiên cứu sử dụng quy trình thiết kế vi mạch cao tần chuẩn công nghiệp dựa trên bộ công cụ Process Design Kit (PDK) công nghệ 250 nm GaN HEMT trên đế SiC dày 100 μm, với tần số cắt fT đạt 24.5 GHz và tần số dao động cực đại fmax đạt 75 GHz. Cỡ mẫu nghiên cứu bao gồm việc phân tích, quét tham số trên 4 tầng khuếch đại nối tiếp với 1201 điểm tần số lấy mẫu liên tục trong dải 6-18 GHz (bước quét 10 MHz) trên phần mềm mô phỏng chuyên dụng Keysight ADS kết hợp mô phỏng đồng thời trường điện từ (EM Co-simulation). Phương pháp chọn mẫu cấu hình transistor được thực hiện thông qua việc quét độ rộng vi mô cực cổng (UGW từ 2x25 μm đến 4x50 μm) và điện áp phân cực Gate-Drain nhằm tìm ra điểm cân bằng tối ưu giữa hệ số phẩm chất tạp âm nhỏ nhất (NFmin) và độ lợi ổn định cực đại (MSG). Lý do lựa chọn phương pháp phân tích quét đa biến trên không gian tham số phức là nhằm giải quyết bài toán dung hòa đa mục tiêu giữa độ phẳng độ lợi, độ tuyến tính và diện tích layout.

Về phương pháp thực nghiệm, chip sau khi chế tạo được gắn kết trên bo mạch in PCB chuyên dụng và đo kiểm thông qua 3 hệ thống đo chuẩn: Phân tích mạng vector (VNA) đo thông số tán xạ S với quy trình hiệu chuẩn SOLT loại trừ suy hao cáp nối; phương pháp Y-factor sử dụng nguồn tạo nhiễu chuẩn và máy phân tích phổ (Spectrum Analyzer, băng thông phân giải RBW = 1 MHz) để đo hệ số nhiễu NF; và kỹ thuật kiểm tra hai tín hiệu (Two-tone test) cách nhau 10 MHz để trích xuất điểm chặn giao thoa bậc ba (OIP3) và điểm nén OP1dB.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình đo đạc thực nghiệm trên chip MMIC LNA 6-18 GHz đã ghi nhận 4 phát hiện quan trọng có giá trị khoa học và thực tiễn cao: Thứ nhất, về độ lợi truyền dẫn tín hiệu nhỏ (S21), vi mạch đạt độ lợi thực tế 25 dB rất khớp với mô phỏng trong khoảng tần số từ 6 đến 14 GHz. Tại dải tần cao từ 14 đến 18 GHz, độ lợi có sự suy giảm khoảng 5 dB so với mô phỏng, tuy nhiên độ phẳng độ lợi trên toàn dải 100% băng thông vẫn được duy trì trong ngưỡng chấp nhận dưới 3 dB. Thứ hai, về hệ số nhiễu (NF), kết quả đo đạc thực tế ghi nhận mức NF trung bình đạt 2.5 dB trên toàn dải tần số 6-18 GHz. Mức nhiễu này chỉ tăng khoảng 0.5 dB so với mô phỏng lý thuyết (khoảng 2.0 dB), chứng minh hiệu quả vượt trội của kỹ thuật phối hợp trở kháng đồng thời SNIM. Thứ ba, về độ tuyến tính ngõ ra, mạch thể hiện khả năng khuếch đại tín hiệu lớn mạnh mẽ với công suất nén 1-dB tại ngõ ra (OP1dB) đạt từ 14 đến 17.8 dBm và điểm chặn giao thoa bậc ba ngõ ra (OIP3) đạt từ 20 đến 22 dBm trên toàn bộ dải băng thông hoạt động. Thứ tư, về phối hợp trở kháng và diện tích, hệ số phản xạ ngõ vào S11 thực đo đạt khoảng 8 dB (so với mô phỏng trên 10 dB), hệ số phản xạ ngõ ra S22 đạt trên 10 dB, toàn bộ mạch 4 tầng được tích hợp hoàn chỉnh trên diện tích die chip nhỏ gọn xấp xỉ 2.49 mm2 với công suất tiêu thụ dưới 500 mW tại nguồn cấp 10 V.

Thảo luận kết quả

Sự sai lệch giữa kết quả thực nghiệm và mô phỏng (đặc biệt là mức suy giảm độ lợi 5 dB ở dải 14-18 GHz và hệ số phản xạ S11 giảm từ 10 dB xuống 8 dB) được lý giải do ảnh hưởng ký sinh của các dây hàn nối (bonding wire có chiều dài khoảng 0.5 đến 1.0 mm kết nối từ chip sang mạch in PCB), điện dung ký sinh tại các cấu trúc chuyển tiếp vi dải và độ chính xác giới hạn của mô hình linh kiện thụ động trong PDK ở tần số cận 20 GHz. Khi so sánh với các nghiên cứu cùng thời kỳ trên thế giới, thiết kế này vượt trội hơn các dòng chip GaAs thương mại (như CMD240 hay CMD264) về khả năng chịu công suất ngõ vào nhờ điện áp đánh thủng 121 V của GaN, cho phép vi mạch hoạt động bền bỉ trước các mức năng lượng lớn hơn 30 dBm.

Để trực quan hóa các phát hiện, dữ liệu nghiên cứu có thể được thể hiện hiệu quả thông qua hệ thống đồ thị biểu diễn thông số S theo tần số (đường cong so sánh S21, S11, S22 giữa mô phỏng và thực tế), đồ thị phổ hệ số nhiễu NF từ 6 đến 18 GHz, và bảng tổng hợp so sánh tương quan giữa các thông số công suất ngõ ra Pout, Pavs cùng đường cong suy diễn IP3 qua phép đo hai tone.

Đề xuất và khuyến nghị

Từ các kết quả nghiên cứu và những hạn chế thực tế được nhận diện, 4 giải pháp cụ thể được đề xuất nhằm nâng cao hiệu năng và thúc đẩy ứng dụng vi mạch MMIC GaN:

Thứ nhất, tối ưu hóa mô hình mô phỏng trường điện từ 3D (EM Co-simulation) cho toàn bộ cấu trúc đóng gói và dây hàn liên kết. Mục tiêu là bù trừ triệt để độ tự cảm ký sinh của bonding wire, giảm sai lệch suy hao độ lợi ở dải tần 14-18 GHz từ mức 5 dB hiện tại xuống dưới 1.5 dB trong chu kỳ nâng cấp 6 tháng (Chủ thể thực hiện: Nhóm nghiên cứu thiết kế vi mạch cao tần tại các phòng thí nghiệm đại học).

Thứ hai, tái cấu trúc mạng phối hợp trở kháng ngõ vào (IMN) bằng cách áp dụng bộ lọc thông dải đa cộng hưởng bậc cao, nhằm nâng cao hệ số phản xạ ngõ vào S11 từ 8 dB lên vượt mức 12 dB trên toàn dải 6-18 GHz trước quý 4 năm 2024 (Chủ thể thực hiện: Kỹ sư thiết kế phần cứng vi ba và MMIC).

Thứ ba, triển khai tích hợp thử nghiệm chip LNA GaN vào cấu trúc module thu phát T/R thực tế của hệ thống radar mảng pha AESA, thực hiện các bài kiểm tra khả năng chịu xung công suất trực tiếp từ 35 đến 40 dBm trong thời gian 12 tháng (Chủ thể thực hiện: Các viện nghiên cứu kỹ thuật quân sự và doanh nghiệp quốc phòng công nghệ cao).

Thứ tư, xây dựng nền tảng đo kiểm vi mạch siêu cao tần on-wafer tự động đạt chuẩn 40 GHz trong nước, trang bị hệ thống probe tip cao cấp nhằm rút ngắn thời gian hiệu chuẩn và kiểm chứng từ 10 tháng xuống còn 2 tháng (Chủ thể thực hiện: Ban điều hành các chương trình phát triển công nghệ bán dẫn quốc gia).

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu tham khảo chuyên môn giá trị cho 4 nhóm đối tượng trọng tâm:

Thứ nhất, các kỹ sư thiết kế vi mạch tích hợp cao tần (RFIC/MMIC): Luận văn cung cấp phương pháp luận chi tiết về việc ứng dụng kỹ thuật Dual Feedback, phương pháp vẽ vòng tròn đẳng GA, NF, IRL, ORL và kỹ thuật bù cuộn cảm LD để giải quyết bài toán mở rộng băng thông 100%.

Thứ hai, chuyên gia và kỹ sư phát triển hệ thống Radar và Tác chiến điện tử: Cung cấp giải pháp phần cứng thu gọn module thu phát T/R bằng cách ứng dụng công nghệ GaN chịu công suất cao, loại bỏ hoàn toàn mạch bảo vệ limiter cồng kềnh.

Thứ ba, giảng viên, nghiên cứu sinh và học viên cao học chuyên ngành Kỹ thuật Điện tử - Viễn thông: Nguồn tài liệu học thuật thực nghiệm chuẩn mực về quy trình thiết kế vi sóng, phân tích mạch đa tầng Friis và kỹ thuật đo đạc vi ba bằng phương pháp Y-factor và Two-tone test.

Thứ tư, các nhà quản lý và hoạch định chiến lược công nghệ bán dẫn: Tài liệu minh chứng thực tế về khả năng tiếp cận và làm chủ quy trình thiết kế vi mạch bán dẫn tiên tiến 250 nm GaN, phục vụ định hướng đầu tư hạ tầng thiết kế chip viễn thông và quốc phòng tại Việt Nam.

Câu hỏi thường gặp

  1. Tại sao công nghệ 250 nm GaN được lựa chọn thay thế GaAs trong thiết kế LNA băng rộng 6-18 GHz? Công nghệ 250 nm GaN sở hữu độ rộng vùng cấm lớn và điện áp đánh thủng vượt trội lên tới 121 V, cao hơn nhiều so với công nghệ GaAs truyền thống. Đặc tính này cho phép LNA chịu đựng mức công suất ngõ vào lớn hơn 30 dBm mà không cần mạch limiter phía trước, giúp giảm từ 0.5 đến 1.0 dB suy hao và tối ưu hóa hệ số nhiễu cho toàn bộ hệ thống thu radar AESA.

  2. Kỹ thuật Dual Feedback mang lại ưu thế gì trong việc cân bằng giữa băng thông rộng và hệ số nhiễu? Kỹ thuật Dual Feedback kết hợp đồng thời hồi tiếp điện trở song song và hồi tiếp cuộn cảm suy thoái cực nguồn. Cấu trúc này giúp nới rộng dải tần hoạt động lên 100% (6-18 GHz), đồng thời dịch chuyển hệ số phản xạ ngõ vào tối ưu cho nhiễu lại gần với hệ số phản xạ tối ưu cho độ lợi, nhờ đó kiểm soát hệ số nhiễu thực tế đạt mức 2.5 dB.

  3. Yếu tố nào gây ra hiện tượng suy giảm độ lợi 5 dB ở dải tần số 14-18 GHz trong kết quả đo đạc thực nghiệm? Nguyên nhân chủ yếu do điện cảm ký sinh của các đường dây hàn kết nối (bonding wire) từ die chip sang bo mạch in PCB thử nghiệm và các hiệu ứng điện từ tần số cao chưa được mô hình hóa đầy đủ trong bộ Process Design Kit (PDK). Sự không hoàn hảo này làm lệch điểm phối hợp trở kháng ở vùng biên dải tần từ 14 đến 18 GHz.

  4. Làm thế nào để đảm bảo tính ổn định tuyệt đối cho mạch khuếch đại 4 tầng ghép nối tiếp? Tính ổn định được kiểm soát thông qua việc tối ưu hóa đồng thời hệ số Rollett K lớn hơn 1, tham số Delta nhỏ hơn 1 và hệ số ổn định mu lớn hơn 1 trên toàn dải tần từ DC đến 20 GHz. Tác giả kết hợp phân tích điện nạp Kurokawa và chèn các cuộn cảm bù LD, đảm bảo triệt tiêu hoàn toàn hiện tượng tự kích dao động ở mọi điểm phân cực.

  5. Quy trình đo đạc hệ số nhiễu bằng phương pháp Y-factor được thực hiện như thế nào để đảm bảo độ chính xác? Phương pháp Y-factor sử dụng nguồn phát nhiễu chuẩn kết hợp máy phân tích phổ ở băng thông phân giải RBW 1 MHz với đầu dò trung bình RMS. Hệ thống thực hiện 4 bước đo độc lập khi bật và tắt nguồn nhiễu để trừ khử hoàn toàn suy hao cáp SMA và nhiễu nền của thiết bị đo, sau đó áp dụng công thức Friis để trích xuất chính xác hệ số nhiễu DUT.

Kết luận

Nghiên cứu đã hoàn thành xuất sắc các mục tiêu khoa học và ứng dụng thực tiễn với 5 đóng góp nổi bật:

  • Thiết kế và chế tạo thành công vi mạch MMIC LNA băng rộng 6-18 GHz (băng thông phân đoạn 100%) ứng dụng công nghệ bán dẫn tiên tiến 250 nm GaN HEMT trên diện tích 2.49 mm2.
  • Đạt độ lợi tín hiệu nhỏ 25 dB trong dải 6-14 GHz và kiểm soát độ phẳng độ lợi toàn dải trong giới hạn 3 dB.
  • Duy trì hệ số nhiễu thực nghiệm ấn tượng ở mức 2.5 dB nhờ vận dụng thành công kỹ thuật phối hợp trở kháng đồng thời Dual Feedback và SNIM.
  • Đảm bảo độ tuyến tính cao với OP1dB đạt 14 - 17.8 dBm và OIP3 đạt 20 - 22 dBm dưới mức công suất tiêu thụ tối ưu dưới 500 mW (10 V, dưới 50 mA).
  • Thiết lập hoàn chỉnh quy trình mô phỏng EM co-simulation và phương pháp đo kiểm vi sóng chính xác cao cho các linh kiện siêu cao tần đa tầng.

Công trình khẳng định bước tiến quan trọng trong việc làm chủ công nghệ thiết kế vi mạch siêu cao tần GaN phục vụ các hệ thống radar AESA và thông tin vệ tinh băng rộng. Trong giai đoạn 6 đến 12 tháng tới, các nghiên cứu tiếp theo sẽ tập trung vào đóng gói module T/R tích hợp và tối ưu hóa bù trừ ký sinh bonding wire. Hãy kết nối với nhóm nghiên cứu tại Trường Đại học Bách Khoa – ĐHQG-HCM để cùng hợp tác phát triển và chuyển giao công nghệ vi mạch cao tần tiên tiến này.