Tổng quan nghiên cứu

Thị trường bộ nhớ bán dẫn toàn cầu hiện chiếm khoảng 20% tổng doanh thu của toàn ngành công nghiệp vi mạch, trong đó các dòng bộ nhớ bất biến (Non-Volatile Memory - NVM) như Flash hay EEPROM đóng vai trò trung tâm trong hơn 85% thiết bị di động thông minh, hệ thống máy tính và viễn thông hiện đại. Khác với các dòng bộ nhớ khả biến (SRAM hoặc DRAM) bị mất dữ liệu khi ngắt nguồn, bộ nhớ bất biến có khả năng duy trì thông tin toàn vẹn mà không cần nguồn điện nuôi liên tục. Cốt lõi của mọi ô nhớ Flash 1-Transistor hiện nay chính là linh kiện MOS cực cổng nổi (Floating-Gate MOS).

Tuy nhiên, việc nghiên cứu, thử nghiệm và tối ưu hóa quy trình chế tạo vật lý cho linh kiện bán dẫn trên phiến silicon đòi hỏi chi phí đầu tư khổng lồ lên tới hàng triệu USD cùng chu kỳ sản xuất thực tế kéo dài từ 6 đến 12 tháng. Đa số các nghiên cứu trước đây chỉ dừng lại ở việc khảo sát đặc tính hình học hoặc mô phỏng điện áp ngưỡng riêng lẻ mà chưa đưa ra được một quy trình chế tạo chi tiết, đồng bộ trên phần mềm mô phỏng công nghệ. Nhằm giải quyết điểm nghẽn này, luận văn tập trung nghiên cứu kiến trúc, nguyên lý hoạt động ba trạng thái (đọc, ghi/lập trình, xóa) và xây dựng quy trình chế tạo hoàn chỉnh cho linh kiện MOS cực cổng nổi trên tiến trình CMOS 180nm.

Nghiên cứu được triển khai từ tháng 07/2018 đến tháng 06/2019 tại Trường Đại học Bách Khoa - Đại học Quốc gia TP. Hồ Chí Minh dưới sự hướng dẫn khoa học của PGS. Hoàng Trang. Bằng việc ứng dụng bộ công cụ TCAD chuyên dụng gồm Athena, Atlas và Devedit3D như một nhà máy sản xuất ảo, đề tài không chỉ tái hiện chính xác cấu trúc linh kiện 2D và 3D mà còn định lượng độ nhạy của điện áp ngưỡng trước các biến thiên quy trình công nghệ (process variation). Kết quả nghiên cứu mang ý nghĩa khoa học và thực tiễn sâu sắc, giúp cắt giảm tới 75% chi phí R&D thử nghiệm ban đầu và tạo tiền đề vững chắc cho việc thiết kế vi mạch nhớ NVM cũng như các mạch tích hợp tương tự (Analog IC) tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên ba trụ cột lý thuyết vật lý bán dẫn và mô hình toán học nâng cao:

Thứ nhất, mô hình cân bằng điện tích (Charge Balance Model) cho trạng thái đọc (Reading). Khác với phương pháp cổ điển dựa trên hệ số điện dung ghép vốn có sai số lớn do phụ thuộc vào điện áp phân cực, mô hình cân bằng điện tích giải trực tiếp phương trình điện tích tại nút cổng nổi. Tổng điện tích trên cổng điều khiển và bề mặt tụ điện giữa hai cổng luôn cân bằng với lượng điện tích thực tế được nạp vào hoặc rút ra khỏi cổng nổi. Mô hình này giúp nâng cao độ chính xác khi mô phỏng đặc tính dòng - áp (I-V) trên các ô nhớ chuẩn công nghệ CMOS 0.35um và 0.18um với sai số dưới 3%.

Thứ hai, mô hình tiêm điện tử nóng kênh dẫn (Channel Hot Electron - CHE) và cơ chế phát xạ thứ cấp (CHISEL) cho trạng thái lập trình (Programming). Dưới tác động đồng thời của điện trường dọc giữa cực máng - nguồn và điện trường ngang giữa cực cổng điều khiển - chất nền, các hạt dẫn nhận đủ động năng để vượt qua rào thế năng Si/SiO2 có độ cao khoảng 3.1 eV theo lý thuyết hạt may mắn (Lucky-electron model) để tích tụ vào cổng nổi.

Thứ ba, lý thuyết dòng xuyên hầm Fowler-Nordheim (FN Current) kết hợp hiệu ứng lượng tử hóa điện tích bề mặt cho trạng thái xóa (Erasing). Khi áp đặt điện trường oxide cực lớn, các electron xuyên hầm qua lớp oxit mỏng để trở về đế silicon. Luận văn đã tính toán chi tiết điện trường oxide hiệu dụng dựa trên phương trình Schrödinger và hàm Airy nhằm khắc phục độ lệch sai số lên tới 15% của lý thuyết cổ điển khi độ dày oxit thu nhỏ dưới 5nm.

Cùng với đó, nghiên cứu làm rõ mối quan hệ giữa 5 khái niệm cốt lõi: Cổng điều khiển (Control Gate), Cổng nổi (Floating Gate), Lớp điện môi Oxide-Nitride-Oxide (ONO), Lớp oxit hầm (Tunnel Oxide) và Điện áp ngưỡng dịch chuyển (Threshold Voltage Shift).

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp mô phỏng công nghệ và thiết bị bán dẫn (TCAD) với cỡ mẫu khảo sát gồm 14 bước công nghệ liên hoàn và 5 nhóm tham số hình học biến thiên theo phương pháp chọn mẫu phân tầng có chủ đích. Bộ mẫu biến thiên bao gồm các mức thay đổi từ âm 20% đến dương 20% so với giá trị danh định chuẩn 180nm của chiều dài cổng (Gate length), chiều rộng cổng (Gate width), độ dày lớp oxit hầm (Tunnel oxide thickness), độ dày lớp đệm nitride (Nitride spacer thickness) và độ dày lớp oxit đáy ONO (Bottom ONO thickness).

Lý do lựa chọn phương pháp phân tích mô phỏng TCAD là vì phần mềm giải số đồng thời các hệ phương trình vi phân phi tuyến phức tạp (phương trình Poisson, phương trình liên tục hạt dẫn và phương trình trôi - khuếch tán) với độ tin cậy tương đương trên 95% so với chế tạo thực nghiệm trên wafer. Nguồn dữ liệu được trích xuất trực tiếp từ các công cụ chuẩn công nghiệp: phần mềm Athena phụ trách mô phỏng quá trình công nghệ 2D (khuếch tán, cấy ion, oxy hóa, lắng đọng, quang khắc, khắc axit); phần mềm Atlas phụ trách đo đạc đặc tính điện DC và xung transient; phần mềm Devedit3D thực hiện chia lưới không gian và tái tạo linh kiện 3D. Toàn bộ tiến trình nghiên cứu được thực hiện xuyên suốt trong thời gian 12 tháng từ 01/07/2018 đến 01/06/2019.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Nghiên cứu đã ghi nhận 4 phát hiện quan trọng trong quá trình chế tạo ảo và đánh giá đặc tính điện học của linh kiện MOS cực cổng nổi 180nm:

Thứ nhất, hoàn thiện thành công quy trình chế tạo ảo 14 bước công nghệ trên đế Si <100> pha tạp Boron nồng độ 1.0e15 cm-3. Cấu trúc linh kiện được định hình với lớp epitaxy n-type Arsenic nồng độ 1.0e16 cm-3 dày 0.5 um; vùng kênh P+ cấy Boron nồng độ 2.5e12 cm-3 tại mức năng lượng 100 KeV; lớp oxit hầm mỏng đồng nhất 7nm; lớp polysilicon cổng nổi dày 0.15 um; lớp điện môi ONO cách ly và lớp polysilicon cổng điều khiển dày 0.075 um kết hợp cực tiếp xúc kim loại Aluminum.

Thứ hai, xác lập chính xác sự dịch chuyển điện áp ngưỡng trong quá trình lập trình. Trước khi ghi, linh kiện có điện áp ngưỡng ban đầu đạt khoảng 0.7 V. Khi áp đặt xung lập trình với điện áp cực cổng 15V và cực máng 10V, dòng CHE bơm lượng điện tích âm đạt mức khoảng âm 0.65 fC vào cổng nổi, khiến điện áp ngưỡng dịch chuyển mạnh lên mức 3.85 V, tạo ra cửa sổ ghi - xóa (memory window) đạt độ chênh lệch hơn 3.1 V (tăng hơn 450% so với trạng thái ban đầu).

Thứ ba, kiểm chứng hiệu quả cơ chế xóa bằng dòng xuyên hầm Fowler-Nordheim. Dưới phân cực điện áp âm lớn tại cực điều khiển so với đế, toàn bộ electron tích tụ được rút khỏi cổng nổi, đưa điện áp ngưỡng phục hồi về mức 0.68 V trong khoảng thời gian xung dưới 100 ms, chứng minh khả năng chuyển đổi trạng thái logic nhị phân giữa bit 0 và bit 1 hoàn toàn ổn định.

Thứ tư, xác định mức độ nhạy cảm của điện áp ngưỡng đối với các biến thiên hình học. Trong số 5 tham số khảo sát, độ dày lớp oxit hầm và chiều dài cổng thể hiện mức độ nhạy cảm cao nhất. Khi độ dày oxit hầm tăng 10% (từ 7nm lên 7.7nm), mật độ dòng xuyên hầm FN suy giảm hơn 35%, làm kéo dài thời gian xóa thêm khoảng 25%. Ngược lại, sự thay đổi độ dày lớp đệm nitride chỉ gây ra dao động điện áp ngưỡng dưới 4%.

Thảo luận kết quả

Nguyên nhân chính dẫn đến sự dịch chuyển điện áp ngưỡng là do sự thay đổi điện tích tĩnh điện trên cổng nổi tuân theo quan hệ tuyến tính tỉ lệ nghịch với điện dung giữa cổng điều khiển và cổng nổi. Khi tích hợp mô hình lượng tử hóa điện tích bề mặt, trường điện oxide được tính toán chuẩn xác hơn, loại bỏ hoàn toàn các sai số giả định của lý thuyết bán cổ điển khi linh kiện hoạt động ở vùng điện trường cao.

Toàn bộ hệ thống dữ liệu mô phỏng trong luận văn có thể được trình bày một cách trực quan thông qua các bảng thống kê độ nhạy 5 thông số hình học và biểu đồ họ đường cong đặc tuyến Ids-Vgs. Các đồ thị phân bố điện tích cổng nổi theo thời gian nạp/xả cùng biểu đồ sai số phần trăm giữa mô hình cân bằng điện tích và dữ liệu đo thực nghiệm trên ô nhớ Flash 0.18um (CCG khoảng 0.4 fF đến 0.56 fF) cho thấy sự trùng khích tuyệt đối. So với các công trình quốc tế cùng thời kỳ, nghiên cứu này mang lại đóng góp vượt trội khi cung cấp tường minh từng tham số công nghệ cụ thể trong file script TCAD, từ liều lượng cấy ion đến nhiệt độ oxy hóa, thay vì chỉ trình bày kết quả điện học thuần túy.

Đề xuất và khuyến nghị

Dựa trên kết quả mô phỏng và phân tích độ nhạy của linh kiện, nghiên cứu đưa ra 4 khuyến nghị then chốt nhằm nâng cao chất lượng thiết kế và sản xuất bộ nhớ bán dẫn:

Thứ nhất, chuẩn hóa và kiểm soát nghiêm ngặt dung sai lớp oxit hầm. Do dòng xuyên hầm FN cực kỳ nhạy cảm với độ dày oxit, các đơn vị chế tạo cần duy trì dung sai bề mặt lớp SiO2 dưới mức 2% (tương đương biên độ dao động không vượt quá 0.15nm) trong toàn bộ quy trình nhiệt phân. Mục tiêu này cần được bộ phận kỹ thuật công nghệ bán dẫn thiết lập và kiểm chuẩn trong thời gian 6 tháng tới.

Thứ hai, tích hợp toàn diện mô hình lượng tử hóa vào thư viện thiết kế CAD. Đội ngũ kỹ sư mô phỏng linh kiện cần cập nhật các thuật toán giải đồng thời Schrödinger - Poisson vào bộ script Atlas để đảm bảo sai số tính toán dòng rò và dòng xuyên hầm luôn duy trì dưới 2% khi mở rộng nghiên cứu xuống các tiến trình sub-90nm. Thời hạn triển khai hoàn tất mục tiêu này là trong vòng 9 tháng.

Thứ three, ứng dụng linh kiện MOS cực cổng nổi vào thiết kế mạch tích hợp tương tự (Analog IC). Các kỹ sư thiết kế mạch nên khai thác đặc tính lập trình điện áp ngưỡng liên tục của cổng nổi để chế tạo các nguồn điện áp chuẩn siêu chính xác, mạch khuếch đại nạp tích phân và các mảng nơ-ron nhân tạo phần cứng, hướng tới mục tiêu giảm 25% công suất tiêu thụ mạch chuẩn trong chu kỳ phát triển 12 tháng.

Thứ tư, mở rộng nghiên cứu mô phỏng sang cấu trúc bộ nhớ 3D đa tầng. Các viện nghiên cứu và trường đại học cần hợp tác sử dụng công cụ Devedit3D để phát triển mô hình ô nhớ bẫy điện tích (Charge Trap Flash - CTF) và 3D NAND đa lớp, đặt mục tiêu nâng mật độ lưu trữ lên gấp 4 lần trong lộ trình 18 tháng tiếp theo.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu tham khảo giá trị cao cho 4 nhóm đối tượng chuyên môn:

Nhóm thứ nhất, kỹ sư thiết kế vi mạch nhớ và vi mạch tương tự (IC Designers). Nhóm này có thể ứng dụng trực tiếp mô hình cân bằng điện tích và bộ thông số ghép điện dung để xây dựng mô hình macro-model SPICE chính xác, phục vụ tối ưu hóa ô nhớ Flash và các mạch tham chiếu điện áp.

Nhóm thứ hai, kỹ sư công nghệ chế tạo bán dẫn và mô phỏng TCAD (Process & TCAD Engineers). Luận văn cung cấp toàn bộ kịch bản 14 bước công nghệ chi tiết từ cấy ion Boron/Arsenic đến xử lý nhiệt, đóng vai trò như tài liệu hướng dẫn thực hành chuẩn để thiết lập dây chuyền sản xuất thử nghiệm trên nền CMOS 180nm.

Nhóm thứ ba, giảng viên, nghiên cứu sinh và học viên cao học chuyên ngành Kỹ thuật Điện tử, Vật lý Bán dẫn và Vi điện tử. Công trình là nguồn học liệu học thuật chuẩn mực về lý thuyết hạt dẫn nóng CHE, cơ chế xuyên hầm lượng tử FN và phương pháp mô phỏng số 2D/3D.

Nhóm thứ tư, nhà quản lý nghiên cứu và phát triển (R&D Managers) trong các doanh nghiệp công nghệ cao. Tài liệu cung cấp cơ sở dữ liệu định lượng về biến thiên quy trình (process variation), giúp các nhà quản lý dự toán ngân sách chính xác và cắt giảm hơn 60% chi phí rủi ro trước khi tiến hành tape-out sản phẩm thực tế.

Câu hỏi thường gặp

Linh kiện MOS cực cổng nổi có điểm gì khác biệt cốt lõi so với MOSFET tiêu chuẩn? Linh kiện MOS cực cổng nổi được tích hợp thêm một cổng polysilicon trung gian nằm cách ly hoàn toàn giữa lớp oxit hầm và lớp điện môi ONO. Cấu trúc này cho phép lưu giữ điện tích bền vững ngay cả khi ngắt điện, giúp linh kiện có nhiều mức điện áp ngưỡng từ 0.7V đến 3.85V thay vì chỉ duy nhất một mức cố định như MOSFET thông thường.

Cơ chế lập trình tiêm điện tử nóng kênh dẫn (CHE) diễn ra như thế nào? Khi đặt điện áp 15V vào cực cổng điều khiển và 10V vào cực máng, điện trường lớn gia tốc các electron dọc theo kênh dẫn. Một số hạt electron thu nhận động năng vượt qua rào thế 3.1 eV tại mặt tiếp xúc Si/SiO2 để tiêm vào cổng nổi, tích tụ điện tích âm khoảng âm 0.65 fC và nâng điện áp ngưỡng lên trạng thái bit 0.

Tại sao phải xét đến hiệu ứng lượng tử hóa điện tích khi mô phỏng trạng thái xóa? Trong quá trình xóa bằng dòng Fowler-Nordheim, sự tích tụ hạt dẫn tại bề mặt làm các mức năng lượng bị lượng tử hóa phân tán cao hơn đáy vùng dẫn. Nếu bỏ qua hiệu ứng này trên các lớp oxit mỏng dưới 5nm, sai số tính toán điện trường oxit có thể vượt quá 15%, dẫn đến việc ước lượng sai lệch tốc độ xóa của bộ nhớ.

Mô phỏng TCAD đóng vai trò gì trong việc giảm chi phí nghiên cứu bán dẫn? Phần mềm TCAD hoạt động như một nhà máy sản xuất ảo, cho phép thực hiện chuẩn xác 14 bước công nghệ chế tạo từ cấy ion Boron 2.5e12 cm-3 đến phủ kim loại Aluminum. Ứng dụng TCAD giúp các nhóm R&D tiết kiệm tới 75% chi phí chế tạo mẫu vật lý và rút ngắn thời gian thử nghiệm từ 12 tháng xuống còn vài tuần.

Biến thiên độ dày lớp oxit hầm ảnh hưởng như thế nào đến chất lượng ô nhớ? Độ dày lớp oxit hầm là thông số nhạy cảm nhất đối với dòng xuyên hầm FN. Khi độ dày oxit tăng thêm khoảng 0.7nm (tương đương 10%), mật độ dòng xuyên hầm suy giảm hơn 35%, làm biến động thời gian xóa dữ liệu và gây mất đồng đều đặc tính giữa các ô nhớ trong mảng bộ nhớ bán dẫn.

Kết luận

Nghiên cứu về mô phỏng chế tạo linh kiện MOS cực cổng nổi trên nền công nghệ CMOS 180nm đã mang lại những đóng góp khoa học và thực tiễn nổi bật:

  • Xây dựng thành công quy trình chế tạo ảo 14 bước công nghệ chuẩn xác trên công cụ TCAD Athena, tái hiện trọn vẹn cấu trúc vật lý 2D và 3D của linh kiện.
  • Làm sáng tỏ bản chất vật lý của ba trạng thái hoạt động thông qua mô hình cân bằng điện tích, cơ chế tiêm điện tử nóng CHE và dòng xuyên hầm FN có xét đến hiệu ứng lượng tử hóa bề mặt.
  • Xác lập cửa sổ ghi - xóa ổn định với điện áp ngưỡng thay đổi từ 0.7V lên 3.85V (độ dịch chuyển delta-Vt đạt trên 3.1V) dưới tác động của điện tích nạp âm 0.65 fC.
  • Định lượng chi tiết độ nhạy của điện áp ngưỡng trước sự biến thiên của 5 thông số hình học then chốt, xác định độ dày oxit hầm và chiều dài cổng là hai yếu tố chi phối mạnh nhất.
  • Cung cấp giải pháp mô phỏng tiên tiến giúp rút ngắn 70% thời gian phát triển và tiết kiệm hàng triệu USD chi phí thử nghiệm thực tế trên phiến bán dẫn.

Về lộ trình phát triển tiếp theo, nhóm nghiên cứu dự kiến sẽ tiếp tục mở rộng mô hình hóa sang các cấu trúc bộ nhớ tiên tiến như Charge Trap Flash 3D và linh kiện FinFET trong giai đoạn 2024 đến 2026. Quý độc giả và các kỹ sư vi mạch hãy tham khảo toàn văn luận văn thạc sĩ để khai thác chi tiết bộ thông số công nghệ và ứng dụng hiệu quả vào các dự án thiết kế bán dẫn hiện đại.