Nghiên Cứu Phát Triển Hệ Thống RISC-V: Đánh Giá và Kiểm Tra

Khóa luận tốt nghiệp kỹ thuật máy tính nghiên cứu phát triển bộ kiểm tra đánh giá hệ thống RISC-V core, ứng dụng trong công nghệ hiện đại.

• Tác giả: Nguyễn Bá Văn
• Người hướng dẫn: Ts. Nguyễn Minh Sơn
• Trường học: Đại học Quốc gia Thành phố Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Nghiên Cứu Phát Triển Hệ Thống RISC-V: Đánh Giá và Kiểm Tra
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: Thành phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: GIỚI THIỆU ĐỀ TÀI
• 1.1. Tổng quan đề tài
• 1.2. Các dự án phát triển ở nước ngoài
• 1.3. Mục tiêu khóa luận
• 1.4. Phương pháp thực hiện khóa luận
• 2. CHƯƠNG 2: TỔNG HỢP LÝ THUYẾT
• 2.1. Giới thiệu về kiến trúc RISC-V
• 2.2. Tập lệnh cơ bản RV32I
• 2.3. Tập lệnh mở rộng của RISC-V
• 2.4. Hệ thống xác minh chức năng bộ xử lý
• 2.5. Coverage Monitor, Instruction Set Simulator
• 2.6. Tổng quan thiết kế hệ thống
• 2.7. Instruction Set Simulator
• 2.8. COMP-RUNDMEL
• 4. CHƯƠNG 4: QUY TRÌNH MÔ PHỎNG VÀ ĐÁNH GIÁ KẾT QUẢ
• 4.1. Quy trình mô phỏng cho hệ thống đánh giá kiểm tra RISC-V
• 4.2. So sánh và đánh giá kết quả
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 5.1. Hướng phát triển
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT

Tóm tắt

I. Tổng quan về Nghiên Cứu Phát Triển Hệ Thống RISC V

Nghiên cứu phát triển hệ thống RISC-V đang trở thành một trong những lĩnh vực nóng trong ngành công nghệ vi mạch. Kiến trúc RISC-V không chỉ mở mà còn miễn phí, tạo điều kiện cho nhiều nhà phát triển tham gia vào quá trình thiết kế và tối ưu hóa phần cứng. Bài viết này sẽ cung cấp cái nhìn tổng quan về các dự án phát triển RISC-V trên thế giới và những thách thức mà cộng đồng đang phải đối mặt.

1.1. Các dự án phát triển hệ thống RISC V nổi bật

Nhiều dự án phát triển RISC-V đã được triển khai trên toàn cầu, như Rocket Chip Generator và RISC-V Verification Suite. Những dự án này không chỉ cung cấp công cụ mô phỏng mà còn hỗ trợ kiểm tra tính chính xác của thiết kế, giúp nâng cao hiệu quả trong quá trình phát triển.

1.2. Tầm quan trọng của kiến trúc RISC V trong ngành vi mạch

Kiến trúc RISC-V mang lại nhiều lợi ích cho ngành vi mạch, bao gồm khả năng tùy chỉnh cao và chi phí thấp. Điều này giúp các nhà phát triển dễ dàng tạo ra các sản phẩm phù hợp với nhu cầu thị trường, đồng thời thúc đẩy sự đổi mới trong thiết kế vi xử lý.

II. Những Thách Thức trong Phát Triển Hệ Thống RISC V

Mặc dù RISC-V mang lại nhiều cơ hội, nhưng việc phát triển và kiểm tra hệ thống vẫn gặp phải nhiều thách thức. Các vấn đề như độ phức tạp trong việc xác minh thiết kế và sự cần thiết phải tích hợp nhiều công cụ khác nhau là những khó khăn lớn mà các nhà phát triển phải đối mặt.

2.1. Độ phức tạp trong quy trình kiểm tra

Quy trình kiểm tra hệ thống RISC-V thường yêu cầu sự kết hợp giữa nhiều công cụ và môi trường khác nhau, dẫn đến việc phức tạp hóa quy trình phát triển. Điều này có thể làm tăng thời gian và chi phí cho việc phát triển sản phẩm.

2.2. Đảm bảo độ chính xác và hiệu quả

Để đảm bảo độ chính xác trong thiết kế, các nhà phát triển cần phải thực hiện nhiều bước kiểm tra khác nhau. Việc này không chỉ tốn thời gian mà còn đòi hỏi kiến thức chuyên môn sâu về kiến trúc RISC-V.

III. Phương Pháp Phát Triển Hệ Thống RISC V Hiệu Quả

Để giải quyết các thách thức trong phát triển hệ thống RISC-V, việc áp dụng các phương pháp hiện đại là rất cần thiết. Các phương pháp này bao gồm việc sử dụng mô phỏng phần mềm và phần cứng để tối ưu hóa quy trình kiểm tra và đánh giá thiết kế.

3.1. Sử dụng mô phỏng phần mềm và phần cứng

Mô phỏng phần mềm và phần cứng giúp các nhà phát triển kiểm tra tính chính xác của thiết kế một cách hiệu quả. Việc này không chỉ giảm thiểu sai sót mà còn giúp tiết kiệm thời gian trong quá trình phát triển.

3.2. Tích hợp công cụ kiểm tra tự động

Việc tích hợp các công cụ kiểm tra tự động vào quy trình phát triển giúp nâng cao hiệu quả và độ chính xác. Các công cụ này có thể tự động hóa quá trình kiểm tra, giảm thiểu sự can thiệp của con người và tăng cường độ tin cậy của kết quả.

IV. Ứng Dụng Thực Tiễn của Hệ Thống RISC V

Hệ thống RISC-V đã được áp dụng trong nhiều lĩnh vực khác nhau, từ thiết kế vi xử lý đến phát triển phần mềm. Những ứng dụng này không chỉ chứng minh tính khả thi của kiến trúc RISC-V mà còn mở ra nhiều cơ hội mới cho các nhà phát triển.

4.1. Ứng dụng trong thiết kế vi xử lý

Nhiều công ty đã áp dụng kiến trúc RISC-V trong thiết kế vi xử lý của họ, nhờ vào tính linh hoạt và khả năng tùy chỉnh cao. Điều này giúp họ tạo ra các sản phẩm phù hợp với nhu cầu thị trường và tiết kiệm chi phí.

4.2. Ứng dụng trong phát triển phần mềm

Kiến trúc RISC-V cũng đã được sử dụng trong phát triển phần mềm, đặc biệt là trong các ứng dụng yêu cầu hiệu suất cao. Các nhà phát triển có thể tận dụng các tính năng của RISC-V để tối ưu hóa mã nguồn và cải thiện hiệu suất của ứng dụng.

V. Kết Luận và Tương Lai của Hệ Thống RISC V

Hệ thống RISC-V đang trên đà phát triển mạnh mẽ và hứa hẹn sẽ tiếp tục đóng vai trò quan trọng trong ngành công nghệ vi mạch. Với những cải tiến liên tục và sự hỗ trợ từ cộng đồng, tương lai của RISC-V sẽ còn nhiều triển vọng.

5.1. Triển vọng phát triển trong tương lai

Với sự phát triển không ngừng của công nghệ, RISC-V có khả năng mở rộng và phát triển thêm nhiều tính năng mới. Điều này sẽ giúp kiến trúc này trở thành một lựa chọn phổ biến hơn trong ngành công nghiệp vi mạch.

5.2. Khuyến khích cộng đồng tham gia phát triển

Sự tham gia của cộng đồng trong việc phát triển và tối ưu hóa RISC-V là rất quan trọng. Các nhà phát triển có thể đóng góp ý tưởng và giải pháp mới, giúp kiến trúc này ngày càng hoàn thiện và phù hợp với nhu cầu thực tế.

Nội dung chính

Giới thiệu dự án

Kiến trúc tập lệnh mở RISC-V (Reduced Instruction Set Computer V) đang tạo nên một cuộc cách mạng trong ngành công nghiệp bán dẫn toàn cầu kể từ khi ra mắt vào năm 2010. Khác với các kiến trúc độc quyền như ARM hay x86 đòi hỏi chi phí bản quyền đắt đỏ, RISC-V cung cấp một chuẩn ISA (Instruction Set Architecture) mở, cho phép các viện nghiên cứu, doanh nghiệp và nhà phát triển tự do tùy biến vi kiến trúc xử lý. Các lõi RISC-V thương mại hóa như SiFive Freedom U540, Espressif ESP32-C3 (RV32IMC) hay Western Digital SweRV Core EH1 đã chứng minh tiềm năng vượt bậc của kiến trúc này trong các ứng dụng từ vi điều khiển IoT đến điện toán hiệu năng cao.

Tuy nhiên, theo các khảo sát trong ngành công nghiệp vi mạch, công tác xác minh và kiểm thử (Design Verification - DV) thường chiếm từ 50% đến 70% tổng thời gian và nguồn lực của chu kỳ thiết kế chip. Việc kiểm tra tính đúng đắn của các lõi vi xử lý RISC-V RV32I đối mặt với nhiều rào cản:

• Quy trình kiểm thử truyền thống bằng UVM/OVM (Universal Verification Methodology) trên nền tảng SystemVerilog đòi hỏi môi trường phần mềm EDA thương mại đắt đỏ (Synopsys, Cadence, Mentor Graphics).
• Thiếu các công cụ mã nguồn mở gọn nhẹ, tích hợp khả năng kiểm thử tự động (Automated Co-simulation) giữa mô hình hành vi phần mềm và phần cứng thực tế.
• Khó khăn trong việc kiểm tra chéo (Differential Testing) trạng thái thanh ghi và bộ nhớ theo từng chu kỳ xung nhịp giữa mô hình tham chiếu (Golden Model) và mô hình mức truyền thanh ghi RTL (Register-Transfer Level).

+--------------------------------------------------------------------------------+
|                   THỰC TRẠNG KIỂM THỬ VI XỬ LÝ RISC-V                          |
|                                                                                |
|  [Đặc tả ISA RV32I] ──> [Thiết kế RTL Verilog] ──> [Xác minh phần cứng]       |
|                                                              ▲                 |
|                                                              │ (Nghẽn cổ chai) |
|  - Chi phí EDA bản quyền cao                                 │ 50% - 70%       |
|  - Rào cản thiết lập môi trường phức tạp                     │ Chu kỳ thiết kế |
|  - Khó kiểm soát độ bao phủ lệnh tự động                     ▼                 |
+--------------------------------------------------------------------------------+

Đồ án khóa luận tốt nghiệp kỹ sư ngành Kỹ thuật Máy tính (Trường Đại học Công nghệ Thông tin – ĐHQG TP.HCM) với đề tài "Nghiên cứu phát triển bộ kiểm tra đánh giá hệ thống RISC-V Core" đã xây dựng thành công bộ công cụ RVCoTS (RISC-V Co-Simulation Test Suite). Hệ thống cung cấp giải pháp xác minh thiết kế phần cứng tự động, kết hợp giữa mô phỏng phần mềm độc lập và mô phỏng phần cứng thông qua ngôn ngữ Python và thư viện kiểm chứng Cocotb.

Mục tiêu cụ thể của dự án:

1. Nghiên cứu toàn diện tập lệnh cơ bản RISC-V RV32I với đầy đủ 37 lệnh thuộc 6 định dạng chuẩn: R-Type, I-Type, S-Type, SB-Type, U-Type và UJ-Type.
2. Xây dựng trình biên dịch hợp ngữ nội tại (Assembler) chuyển đổi mã nguồn Assembly .s sang mã máy nhị phân 32-bit .txt.
3. Phát triển bộ mô phỏng tập lệnh phần mềm ISS (Instruction Set Simulator) đóng vai trò Golden Model tham chiếu.
4. Tích hợp môi trường mô phỏng phần cứng RTL dựa trên thư viện Cocotb (Coroutine-based Co-simulation Testbench) và trình mô phỏng Icarus Verilog.
5. Thiết kế module so sánh trạng thái Comp-Runner và giám sát độ bao phủ Coverage Monitor, đưa ra báo cáo sai số tự động.
6. Kiểm chứng chéo (Cross-validation) độ chính xác của hệ thống với phần mềm công nghiệp Xilinx Vivado và RISC-V Interpreter.

Phạm vi nghiên cứu tập trung vào tập lệnh số nguyên 32-bit RV32I trong chế độ chạy tuần tự của lõi vi xử lý đơn luồng, chưa bao gồm các tập mở rộng dấu phẩy động (F/D extension) hoặc đặc quyền hệ điều hành (Privileged M/S/U Modes).

---

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trước khi xây dựng RVCoTS, các giải pháp mã nguồn mở và công cụ hiện hành trên thế giới đã được phân tích chi tiết nhằm xác định khoảng trống công nghệ:

Tiêu chí so sánh	Rocket Chip Generator	RISC-V Verification Suite	RVCoTS (Giải pháp đề xuất)
Mục tiêu chính	Sinh lõi SoC và testbench Chisel	Kiểm thử trình biên dịch và ISS	Xác minh đồng bộ lõi RTL & Golden Model
Môi trường triển khai	Chisel, Scala, C++	C, Assembly, Shell script	Python, Cocotb, Verilog
Mức độ phức tạp	Rất cao, đòi hỏi cấu hình sâu	Trung bình - Cao, chạy qua CLI	Tối giản, hỗ trợ giao diện và xuất file log
Kiểm thử RTL tùy biến	Hạn chế với RTL ngoài hệ sinh thái	Không hỗ trợ trực tiếp RTL user	Nạp trực tiếp mã nguồn Verilog của người dùng
Phân tích Coverage	Tích hợp sâu qua Chisel coverage	Báo cáo lệnh cơ bản	Tự động đo độ bao phủ theo file .config
Tính trực quan	Xuất waveform VCD thông thường	Dạng text console	Báo cáo chi tiết thanh ghi, bộ nhớ, lệnh

Áp dụng phương pháp phân tích yêu cầu MoSCoW:

• Must have (Bắt buộc): Biên dịch chuẩn xác 37 lệnh RV32I; mô phỏng ISS độc lập phần cứng; nạp mã nhị phân vào bộ nhớ lệnh Instruction_Memory.v; so sánh trạng thái 32 thanh ghi (x0 - x31) và bộ nhớ dữ liệu sau khi thực thi.
• Should have (Nên có): Tính toán độ bao phủ nhánh rẽ (Branch Forward/Backward), số lượng lệnh thực thi (InstNum), tần suất truy xuất bộ nhớ (MemSeq); hiển thị kết quả trực quan qua giao diện GUI / cửa sổ log.
• Could have (Có thể có): Tạo sinh testcase ngẫu nhiên qua module RTG (Random Test Generator); xuất file sóng mô phỏng dạng sóng waveform .vcd.
• Won't have (Chưa hỗ trợ phiên bản này): Mô phỏng pipeline hazard/bộ nhớ đệm đa cấp, hỗ trợ ngắt ngoại vi phức tạp.

graph TD
    A[Mã nguồn hợp ngữ .s] --> B[Assembler Engine]
    B --> C[Tệp mã máy 32-bit Binary .txt]
    D[Tệp cấu hình .config] --> E[Testbench Controller]
    C --> E
    E --> F[ISS Simulation - Python Golden Model]
    E --> G[RTL Simulation - Cocotb + Verilog Core]
    F -->|Thanh ghi, Bộ nhớ, Coverage| H[Comp-Runner Engine]
    G -->|Thanh ghi, Bộ nhớ, Coverage| H
    H --> I[Coverage Monitor]
    I --> J[Tệp nhật ký so sánh & Đánh giá Pass/Fail]

Thiết kế hệ thống

Hệ thống RVCoTS gồm 5 khối chức năng chính được tổ chức chặt chẽ:

1. Assembler: Đọc file Assembly, lọc bỏ chú thích (comments) và dòng trống, xử lý các nhãn địa chỉ (labels), giải mã các trường opcode, funct3, funct7, rd, rs1, rs2, immediate để xuất ra mã máy nhị phân 32-bit.
2. Testbench Controller: Điều phối luồng dữ liệu, nạp tệp cấu hình kiểm thử (Configuration file) và điều khiển quá trình thực thi đồng bộ giữa ISS và RTL.
3. Instruction Set Simulator (ISS): Mô hình tham chiếu phần mềm viết bằng Python thuần túy, mô phỏng không gian bộ nhớ 32-bit, con trỏ lệnh PC (Program Counter), và 32 thanh ghi vật lý (trong đó x0 luôn giữ giá trị 0x00000000).
4. RTL Simulation Driver: Sử dụng thư viện cocotb, tự động ghi đè mã máy vào module phần cứng Instruction_Memory.v, cấp xung nhịp clk, tín hiệu reset và trích xuất dữ liệu bus theo từng lệnh.
5. Comp-Runner & Coverage Monitor: Module đối soát dữ liệu đầu ra giữa ISS và RTL, phát hiện sai khác ở mức bit, đồng thời tính toán phần trăm độ bao phủ dựa trên các ràng buộc trong file cấu hình.

Cấu trúc định dạng tập lệnh RV32I được hiện thực hóa trong hệ thống:

• R-type: funct7 (7b) | rs2 (5b) | rs1 (5b) | funct3 (3b) | rd (5b) | opcode (7b)
• I-type: imm[11:0] (12b) | rs1 (5b) | funct3 (3b) | rd (5b) | opcode (7b)
• S-type: imm[11:5] (7b) | rs2 (5b) | rs1 (5b) | funct3 (3b) | imm[4:0] (5b) | opcode (7b)
• B-type (SB): imm[12|10:5] (7b) | rs2 (5b) | rs1 (5b) | funct3 (3b) | imm[4:1|11] (5b) | opcode (7b)
• U-type: imm[31:12] (20b) | rd (5b) | opcode (7b)
• J-type (UJ): imm[20|10:1|11|19:12] (20b) | rd (5b) | opcode (7b)

Technology Stack triển khai:

• Ngôn ngữ lập trình: Python 3.10+, Verilog HDL (IEEE 1364-2001).
• Framework kiểm chứng: Cocotb v1.8+ (Coroutine-based Co-simulation Testbench).
• Trình mô phỏng phần cứng: Icarus Verilog (iverilog v12.0) / Verilator.
• Công cụ kiểm chứng chéo: Xilinx Vivado ML Edition 2023.2, RISC-V Interpreter.
• Hệ điều hành: Linux Ubuntu 22.04 LTS x86_64.

Methodology

Quy trình phát triển hệ thống áp dụng mô hình lặp theo chuẩn Agile Hardware Verification qua 5 giai đoạn:

1. Giai đoạn 1 (Phân tích đặc tả): Chuẩn hóa bảng mã 37 lệnh RV32I, xác định cấu trúc giải mã trường bit và hành vi vi kiến trúc.
2. Giai đoạn 2 (Thiết kế kiến trúc): Xây dựng sơ đồ khối dữ liệu liên lạc giữa tiến trình Python và nhân mô phỏng C/Verilog qua giao diện VPI (Verilog Procedural Interface).
3. Giai đoạn 3 (Hiện thực hóa mã nguồn): Viết mã ISS, trình Assembler, và các coroutine testbench Cocotb.
4. Giai đoạn 4 (Kiểm thử đơn vị & Tích hợp): Chạy thử nghiệm từng nhóm lệnh (Số học -> Bộ nhớ -> Rẽ nhánh -> Nhảy).
5. Giai đoạn 5 (Xác minh chéo & Đánh giá): Đưa testcase vào Vivado và RISC-V Interpreter để đối chiếu tính đúng đắn tuyệt đối.

---

Implementation và kết quả

Development process

Trình biên dịch Assembler được hiện thực hóa để xử lý mã nguồn hợp ngữ theo thuật toán quét hai lượt (Two-pass Assembler):

• Lượt 1: Đọc toàn bộ file, bóc tách nhãn địa chỉ (labels), tính toán giá trị con trỏ lệnh PC tương ứng để gán bảng ký hiệu (Symbol Table).
• Lượt 2: Chuyển đổi mã gợi nhớ (mnemonic) và các toán hạng thanh ghi thành chuỗi nhị phân 32-bit.

Đoạn chương trình hợp ngữ kiểm thử mẫu:

# Chương trình kiểm thử tính toán và rẽ nhánh trên RV32I
Main:
    addi x9, x0, 96        # Gán x9 = 96
    addi x10, x0, 32       # Gán x10 = 32
    addi x18, x0, 68       # Gán x18 = 68
    addi x25, x0, 4        # Gán x25 = 4
Loop1:
    sub x10, x1, x1        # Phép trừ: x10 = x1 - x1 = 0
    or  x2, x3, x4         # Phép logic OR
    and x1, x2, x4         # Phép logic AND
AddOne:
    beq x2, x19, Loop2     # Kiểm tra rẽ nhánh có điều kiện
    jal x1, Pass           # Nhảy vô điều kiện đến Pass, lưu PC+4 vào x1
Loop2:
    auipc x13, 604         # Gán x13 = PC + (604 << 12)
    jal END
Pass:
    jal END
END:

Sau khi qua khối Assembler, mã máy nhị phân 32-bit được tạo ra và lưu trong tệp Instruction_binary_out.txt:

00000110000000000000010010010011
00000010000000000000010100010011
00000100010000000000100100010011
00000000010000000000110010010011
01000000000100001000010100110011

Cơ chế điều khiển kiểm thử phần cứng qua Cocotb được hiện thực hóa bằng các coroutine bất đồng bộ (async/await):

import cocotb
from cocotb.triggers import Timer, RisingEdge

@cocotb.test()
async def run_riscv_verification(dut):
    """Cocotb Coroutine: Nạp xung nhịp và giám sát trạng thái lõi RISC-V"""
    # Khởi tạo chu kỳ xung nhịp 10ns (Tần số 100MHz)
    cocotb.start_soon(Clock(dut.clk, 10, units="ns").start())
    
    # Thiết lập trạng thái Reset hệ thống
    dut.reset.value = 1
    await Timer(20, units="ns")
    dut.reset.value = 0
    
    # Giám sát và trích xuất giá trị thanh ghi sau mỗi chu kỳ lệnh
    for cycle in range(MAX_CYCLES):
        await RisingEdge(dut.clk)
        if dut.trap.value == 1 or dut.pc.value == END_ADDRESS:
            break
            
    # Ghi nhận trạng thái thanh ghi và bộ nhớ ra file log
    export_rtl_state(dut)

Testing và validation

Quá trình xác minh được thực thi tự động qua tập lệnh kịch bản Execute.csh. Hệ thống nạp đồng thời file mã máy vào ISS và mô hình RTL Verilog, chạy qua 3 tập kiểm thử (TestCases) có độ phức tạp cao:

Bộ Testcase	Số lệnh thực thi	Thời gian chạy RTL Sim (s)	Trạng thái ISS vs RTL	Độ khớp Coverage
binary_out_0	28 lệnh	0.177395 s	Trùng khớp 100% (Identical)	10/10 Tiêu chí đạt
binary_out_1	37 lệnh	0.216778 s	Trùng khớp 100% (Identical)	10/10 Tiêu chí đạt
binary_out_2	22 lệnh	0.110034 s	Trùng khớp 100% (Identical)	10/10 Tiêu chí đạt

Dữ liệu thanh ghi trích xuất từ khối ISS và khối RTL Simulation cho thấy sự đồng nhất tuyệt đối trên toàn bộ không gian 32 thanh ghi vật lý:

• Register[1] (ra) : 0x00000000
• Register[2] (sp) : 0x00001000
• Register[9] (s1) : 0x00000060 (Giá trị thập phân: 96)
• Register[10] (a0): 0x00000020 (Giá trị thập phân: 32)
• Register[18] (s2): 0x00000044 (Giá trị thập phân: 68)
• Register[25] (s9): 0x00000004 (Giá trị thập phân: 4)

Kết quả kiểm tra chéo với phần mềm Xilinx Vivado và RISC-V Interpreter xác nhận dạng sóng tín hiệu và giá trị ô nhớ tại các địa chỉ Memory[4] đến Memory[10] hoàn toàn khớp với đầu ra của bộ mô phỏng RVCoTS.

+------------------------------------------------------------------------------------+
|                       BÁO CÁO ĐỐI SOÁT TỪ COMP-RUNNER                              |
+------------------------------------------------------------------------------------+
| 1. Check Instruction Command : 3/3 TestCases PASS (0 Errors) -> DESIGN IS CORRECT  |
| 2. Check Register Value      : Files ISS và RTL hoàn toàn trùng khớp (Identical)   |
| 3. Check Memory Value        : Files ISS và RTL hoàn toàn trùng khớp (Identical)   |
| 4. Evaluation Criteria       : 10/10 Ràng buộc kiểm chứng ĐẠT (Tỷ lệ 100%)         |
+------------------------------------------------------------------------------------+

Kết quả đạt được

Hệ thống đã hoàn thành 100% các mục tiêu thiết kế ban đầu:

• Độ bao phủ chức năng (Functional Coverage): Đạt 100% trên 10 tiêu chí đánh giá cấu hình:
  • Instruction Number: 37/37 lệnh RV32I (100%).
  • Instruction Time: Đáp ứng 120/20 yêu cầu kiểm thử lệnh ADDI lặp lại (100%).
  • Register Coverage: Bao phủ 32/32 thanh ghi đích và 32/32 thanh ghi nguồn (100%).
  • Branch & Jump Coverage: 5/5 lần nhảy tiến (Branch Forward) và 19/5 lần nhảy lùi (Branch Backward) được kích hoạt chính xác.
• Tốc độ xác minh: Thời gian kiểm thử trung bình chỉ mất ~0.168 giây/testcase, nhanh hơn đáng kể so với việc khởi chạy môi trường mô phỏng đồ họa nặng nề trong các bộ công cụ EDA truyền thống.

---

Đổi mới và đóng góp

1. Phương pháp Co-simulation tinh gọn dựa trên Python & Cocotb: Khắc phục sự cồng kềnh của quy trình SystemVerilog/UVM truyền thống bằng cách sử dụng Python để vừa làm Golden Model vừa làm Testbench điều khiển phần cứng. Điều này giúp giảm hơn 60% độ phức tạp mã nguồn kiểm thử và loại bỏ sự phụ thuộc vào các giấy phép phần mềm độc quyền.
2. Cơ chế tiêm mã trực tiếp (Instruction Memory Injection): Thay vì phải tổng hợp lại toàn bộ thiết kế vi mạch mỗi khi đổi testcase, RVCoTS tự động cập nhật mảng nhớ Instruction_Memory.v và biên dịch nhanh thông qua Icarus Verilog, tăng tốc độ lặp kiểm thử (verification turnaround time) lên gấp 3 đến 5 lần.
3. Module Comp-Runner đối soát đa tầng tự động: Tự động so sánh đồng thời 4 lớp dữ liệu: luồng lệnh thực thi (instruction trace), tệp thanh ghi (register file), bộ nhớ dữ liệu (data memory) và độ bao phủ ràng buộc (functional coverage).
4. Đóng góp cho cộng đồng vi mạch Việt Nam: Cung cấp bộ công cụ tham khảo hoàn chỉnh, tài liệu hóa chi tiết, đóng góp thiết thực cho công tác đào tạo nhân lực ngành Kỹ thuật Máy tính và Thiết kế Vi mạch tại ĐHQG-HCM nói riêng và Việt Nam nói chung.

---

Ứng dụng thực tế và triển khai

Tình huống ứng dụng thực tế

• Tích hợp trong luồng CI/CD cho thiết kế IP Core: Tự động kích hoạt kiểm thử hồi quy (Regression Testing) mỗi khi kỹ sư thiết kế phần cứng đẩy (push) mã nguồn Verilog mới lên hệ thống quản lý mã nguồn (GitLab/GitHub).
• Phòng lab thực hành thiết kế vi xử lý: Phục vụ sinh viên chuyên ngành Kỹ thuật Máy tính, Điện tử Viễn thông trong việc phát triển và tự kiểm chứng lõi CPU RV32I tự thiết kế mà không cần máy chủ EDA cấu hình cao.
• Nghiên cứu tùy biến tập lệnh mở rộng: Làm nền tảng để phát triển tiếp các tập lệnh mở rộng như RV32M (Nhân/Chia), RV32A (Toán tử nguyên tử) hoặc các tập lệnh xử lý AI/DSP nhúng.

sequenceDiagram
    autonumber
    actor Dev as Kỹ sư thiết kế RTL
    participant Repo as Git Repository
    participant Runner as RVCoTS CI/CD Runner
    participant Report as Báo cáo Đánh giá

    Dev->>Repo: Commit mã Verilog Core mới
    Repo->>Runner: Kích hoạt Pipeline tự động
    Runner->>Runner: Chạy Assembler & Sinh mã máy
    Runner->>Runner: Thực thi song song ISS & RTL Sim
    Runner->>Runner: Comp-Runner so sánh trạng thái
    Runner->>Report: Xuất log & Độ bao phủ Coverage
    Report-->>Dev: Phản hồi kết quả Pass/Fail (0.18s)

Yêu cầu triển khai và khả năng mở rộng

• Yêu cầu hệ thống:
  • Hệ điều hành: Linux (Ubuntu 20.04/22.04 LTS, Debian) hoặc WSL2 trên Windows 11.
  • Phần mềm & Thư viện: Python 3.8+, cocotb, pytest, iverilog, gtkwave.
  • Phần cứng: Tối thiểu 4GB RAM, CPU lõi kép x86_64 hoặc ARM64.
• Khả năng mở rộng: Kiến trúc mô-đun hóa cao cho phép mở rộng dễ dàng sang kiểm thử kiến trúc 64-bit (RV64I) hoặc tích hợp thêm bộ sinh lệnh ngẫu nhiên có trọng số (Weighted Random Instruction Generator).

---

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

• Mức độ trừu tượng: Trình mô phỏng ISS hiện tại hoạt động theo mô hình thực thi tuần tự từng lệnh, chưa phản ánh các hiện tượng trễ chu kỳ xung nhịp phát sinh do xung đột dữ liệu (Data Hazard), xung đột điều khiển (Control Hazard) trong các vi kiến trúc đường ống (Pipeline) 5 tầng sâu.
• Không gian tập lệnh: Chỉ mới bao phủ 37 lệnh số nguyên cơ bản của RV32I, chưa hỗ trợ các lệnh mở rộng chuẩn (M, A, F, D, C) cũng như thanh ghi trạng thái điều khiển CSR (Control and Status Registers).

Hướng phát triển tiếp theo

• Nâng cấp bộ mô phỏng ISS để hỗ trợ mô hình Cycle-Accurate Simulator, cho phép theo dõi số chu kỳ thực thi chính xác trên từng giai đoạn pipeline (IF, ID, EX, MEM, WB).
• Mở rộng tập lệnh sang RV32IMC và RV64GC, đáp ứng nhu cầu chạy các hệ điều hành thời gian thực (FreeRTOS) hoặc Linux nhúng.
• Xây dựng giao diện điều khiển trên nền tảng Web-based GUI Dashboard giúp trực quan hóa tín hiệu phần cứng và tạo điều kiện truy cập kiểm thử từ xa qua điện toán đám mây.

---

Đối tượng hưởng lợi

+-----------------------------------------------------------------------------------+
|                            ĐỐI TƯỢNG HƯỞNG LỢI                                    |
|                                                                                   |
|  [Sinh viên & Giảng viên]      [Kỹ sư Thiết kế RTL]     [Doanh nghiệp Vi mạch]    |
|  - Trực quan hóa kiến trúc     - Rút ngắn chu kỳ DV     - Tiết kiệm chi phí EDA   |
|  - Tài liệu học tập mở         - Tích hợp CI/CD tự động - Chuẩn hóa quy trình     |
+-----------------------------------------------------------------------------------+

• Sinh viên & Giảng viên ngành Vi mạch/Kỹ thuật Máy tính: Có được một nền tảng thực hành trực quan, dễ tiếp cận để hiểu sâu về mối quan hệ giữa tập lệnh phần mềm và thiết kế mạch phần cứng.
• Kỹ sư thiết kế vi mạch (ASIC/FPGA RTL Engineers): Sở hữu công cụ kiểm thử gọn nhẹ, phát hiện sớm các lỗi vi kiến trúc ngay trong giai đoạn thiết kế chức năng trước khi chuyển sang các bước tổng hợp logic phức tạp.
• Doanh nghiệp khởi nghiệp bán dẫn (Fabless Startups): Cắt giảm chi phí bản quyền công cụ EDA đắt đỏ trong giai đoạn phát triển ban đầu (Proof-of-Concept), tăng tốc độ đưa sản phẩm ra thị trường (Time-to-Market).
• Cộng đồng nghiên cứu RISC-V: Thêm một công cụ mã nguồn mở linh hoạt, phục vụ việc đánh giá hiệu năng của các vi kiến trúc lõi xử lý tùy biến mới.

---

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật tối thiểu để triển khai bộ công cụ RVCoTS là gì?

Hệ thống yêu cầu máy tính chạy hệ điều hành Linux (khuyến nghị Ubuntu 22.04 LTS hoặc Windows Subsystem for Linux - WSL2). Về mặt phần mềm, cần cài đặt Python 3.8 trở lên, thư viện kiểm chứng cocotb, trình biên dịch iverilog để mô phỏng Verilog, và công cụ xem dạng sóng gtkwave. Cấu hình phần cứng tối thiểu là CPU lõi kép và 4GB RAM.

2. RVCoTS xử lý sự khác biệt giữa mô phỏng tuần tự của ISS và hiện tượng Pipeline trong RTL như thế nào?

ISS hoạt động ở mức trừu tượng tập lệnh (Instruction-level abstraction), cập nhật trạng thái sau khi lệnh kết thúc. Để đồng bộ với mô hình RTL có pipeline, module Testbench Controller và Comp-Runner trong RVCoTS tiến hành đối soát trạng thái tại ranh giới kết thúc lệnh (Instruction Retirement / Write-back stage), đảm bảo việc so sánh giá trị thanh ghi và ô nhớ diễn ra tại thời điểm dữ liệu đã được ghi nhận ổn định.

3. Có thể tích hợp bộ công cụ này vào các thiết kế lõi RISC-V tùy biến của người dùng không?

Hoàn toàn có thể. Người dùng chỉ cần kết nối các tín hiệu chuẩn của module lõi (như cổng nạp bộ nhớ lệnh Instruction_Memory, tín hiệu xung nhịp clk, reset, và bus trích xuất trạng thái thanh ghi) vào file wrapper testbench của Cocotb. Hệ thống sẽ tự động thực thi các chuỗi testcase và xuất báo cáo đối soát.

4. Hệ thống cần bảo trì và nâng cấp những thành phần nào khi bổ sung tập lệnh mới?

Khi mở rộng sang các tập lệnh như RV32M (Nhân/Chia) hay RV32F (Số thực), người phát triển chỉ cần cập nhật hai khối: (1) Khối bảng tra mã giải mã trong trình Assembler và (2) Định nghĩa hàm thực thi toán học tương ứng trong lớp mô phỏng ISS Python. Cấu trúc bộ so sánh Comp-Runner và giao diện Cocotb hoàn toàn có thể tái sử dụng.

5. Lợi ích kinh tế và thời gian hoàn vốn (ROI) khi áp dụng RVCoTS thay thế công cụ thương mại?

Việc sử dụng RVCoTS giúp doanh nghiệp hoặc phòng nghiên cứu tiết kiệm từ hàng chục nghìn đến hàng trăm nghìn USD chi phí bản quyền hàng năm cho các bộ phần mềm EDA thương mại trong giai đoạn kiểm thử chức năng mức lõi. Đồng thời, thời gian thiết lập môi trường kiểm thử giảm từ nhiều tuần xuống chỉ còn vài giờ, mang lại giá trị ROI rõ rệt ngay từ những giai đoạn đầu của dự án chip.

---

Kết luận

Đồ án khóa luận "Nghiên cứu phát triển bộ kiểm tra đánh giá hệ thống RISC-V Core" đã giải quyết thành công bài toán tự động hóa kiểm thử và xác minh chức năng cho vi xử lý kiến trúc RISC-V RV32I. Bằng cách kết hợp linh hoạt giữa ngôn ngữ Python, nền tảng Cocotb và mô hình tham chiếu ISS, hệ thống RVCoTS mang lại một quy trình kiểm chứng phần cứng tinh gọn, đạt độ chính xác tuyệt đối 100% trên 37 lệnh cơ bản và bao phủ toàn diện 10 tiêu chí đánh giá thiết kế.

Kết quả nghiên cứu không chỉ có giá trị học thuật cao mà còn có tính ứng dụng thực tiễn mạnh mẽ, đóng góp một giải pháp mã nguồn mở hữu ích cho cộng đồng kỹ thuật máy tính, thúc đẩy sự phát triển của hệ sinh thái vi mạch bán dẫn dựa trên chuẩn mở RISC-V tại Việt Nam.

Trích đoạn nội dung tài liệu

ĐẠI HOC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HOC CONG NGHE THONG TIN KHOA KY THUAT MAY TINH NGUYEN BA VĂN - 17521248 KHOA LUAN TOT NGHIEP NGHIEN CUU PHAT TRIEN BO KIEM TRA DANH GIA HE THONG RISC-V CORE RESEARCH AND DEVELOPMENT A TEST AND EVALUATION SUITE FOR RISC-V CORE SYSTEM KY SU NGANH KY THUAT MAY TINH GIANG VIEN HUONG DAN Ts. NGUYEN MINH SON TP. HO CHI MINH, 2024 THONG TIN HỘI DONG CHAM KHÓA LUẬN TOT NGHIỆP Hội đồng chấm khóa luận tốt nghiệp, thành lập theo Quyết định số 662/QD-DHCNTT ngày 05 thang 07 năm 2024 của Hiệu trưởng Trường Dai học Công nghệ Thông tin.

LỜI CẢM ƠN Trước hết, lời đầu tiên em xin được cảm ơn chân thành nhất Tiến sĩ Nguyễn Minh Sơn người đã chỉ dẫn, động viên và hỗ trợ em suốt quá trình nghiên cứu và hoàn thành khóa luận này. Với sự tận tâm, kiên nhẫn và những góp ý quý báu của Thay đã giúp đỡ và hỗ trợ em rất nhiều trong quá trình thực hiện khóa luận. Em cũng xin gửi lời cảm ơn của mình đến toàn thé thầy cô thân yêu trường Đại học Công nghệ Thông tin — Đại học Quốc gia Thành phố Hồ Chí Minh, đặc biệt là quý thầy cô khoa Kỹ thuật Máy tính, những người đã dạy dỗ và truyền đạt được cho em những kiến thức, kỹ năng và tạo điều kiện thuận lợi cho em trong thời gian học tập vừa qua. Với điều kiện thời gian cũng như kinh nghiệm còn hạn chế của sinh viên nên trong báo cáo này chúng em không thể tránh khỏi những thiếu sót.

Em rất mong nhận được nhiều sự góp ý, nhận xét của quý thầy cô. Một lân nữa em xin chân thành cảm ơn! TP. Hồ Chí Minh, ngày 20 tháng 06 năm 2024 Sinh viên thực hiện Nguyễn Bá Văn MỤC LỤC CHƯƠNG1._ GIỚI THIỆU ĐỀ TÀI. Tổng quan đề tài.

_ Các dự án phát triển ở nước ngoài. So lược các dự án nghiên cứu ngoài hƯỚC. Mục tiêu khóa luận.--c-csccsccs+tsrtererrterttrrrrtkrrkrrkrrkersrrrkrrkrrsrrsrkrrerrk 6 I5 Mure ti@u noo 0o sẽ. Chỉ tiết về mục tiêu của khóa luận.

Phuong pháp thực hiện khóa luận.---«--«c©c«e+xereererrerxrerererkree 7 CHƯƠNG2. TONG HỢP LÝ THUYẾT. GiGi thiệu về kiến trúc RISC-V. Tap lệnh cơ bản RV32I.

Tap lệnh mở rộng của RISC-V. RISC-V RV22IL. Hệ thống xác minh chức năng bộ xử lý. Random Test Ge€neTafOT.e--ss«cs+xrEktrEkrEkirkkitkrirtietrirrkirerree 21 2.

Coverage MONI(OT. Instruction Set Simulator oc ssesssessssessseessessssesseessseessessseesssersnsessseesssessseesane 22 2. Tổng quan thiết kế hệ thống. Tổng quan về hệ thống.

Các khối chức năng có trong hệ thống.-c-«-ccxecktrkirthHh te riet 28 3. Instruction Set SimulafOr.-ssccscs+cse+teeskketsrsrtersrtrtsrtetsrkrkrrrsrrsrsrrsrsrerrsre 30 3. COMP-RUNDMEL oon. eeeeeseessessesseessesseeseeseeseeseeneeneeatesseeneeseeatesseeneeneeateatesseeneeateatenesseeass 32 CHƯƠNG 4.

QUY TRINH MO PHONG VA DANH GIÁ KET QUẢ. Quy trình mô phỏng cho hệ thống đánh giá kiểm tra RISC-V. So sánh và đánh giá kết quả.----s2-+ceetreeeerreeerrrrvrrrrrrrrrerrrree 41 CHƯƠNG 5. KET LUẬN VÀ HƯỚNG PHÁT TRIỂN.

Hướng phát triGtr.ccesssssssssessssssessssosessssssssssssssssssssssasssesssssssssssessassssssnsnsessasseeen 56 DANH MỤC HÌNH Hình 1.1 Hệ thống xác minh chức năng bộ xử lý.-- 2-2 2 2+ 2+£z+szz£+xze: 4 Hình 2.1 Cấu trúc tap lénh RISC V .1 Thiết kế kiến trúc hệ thống.----:- ¿2£ ©2+2©++£+++£x++Ex+zrxrzrxrrreee 25 Hình 3.3 Minh họa cho chương trình tệp mã MAY .4 So đồ hoạt động của khối ISS .--- 2 2 2 + £+E++E£EE+EzEezrzrezreee 30 Hình 3.5 Sơ đồ tong quát RTL Simulation.6 Sơ đồ tổng quát của Comp-Runner.1 Quá trình mô phỏng và kiểm tra, đánh giá.---2--2-¿©csz+cxz+5s+2 33 Hình 4.2 Tép chương trình thực tH1.3 Thực thi từng dòng lệnh mã máy bằng bộ mô phỏng ISS .4 Giá trị thanh ghi sau khi chạy ISS.5 Giá trị bộ nhớ sau khi chạy ISS .6 Giá trị độ bao phủ sau khi chạy ISS.7 Kết quả thực thi của bộ mô phỏng RTL.8 Giá trị thanh ghi sau khi thực hiện mô phỏng RTL Simulation.9 Giá trị bộ nhớ sau khi thực hiện mô phỏng RTL Simulation .10 Độ bao phủ sau khi thực hiện mô phỏng RTL.11 Tệp nhật ký đưa ra so sánh giữa ISS,RTL cùng với đánh giá thiết ké.12 Cửa số Coverage Monitor đưa ra kết quả đánh giá thiết kế 1.13 Cửa số Coverage Monitor đưa ra kết quả đánh giá thiết kế 2.14 Tép tập hợp các lệnh dé thực hiện kiểm tra.15 Giá tri của tệp thanh ghi sau khi chạy mô phỏng ISS.16 Giá tri của bộ nhớ sau khi mô phỏng ISS .17 Các lệnh được thực hiện sau quá trình mô phỏng ISS.18 Giá tri của tệp thanh ghi sau khi chạy RTL simulation .19 Giá trị của bộ nhớ sau khi chạy mô phỏng RTÌL.20 Các lệnh được thực hiện sau quá trình mô phỏng R'TL.21 Kiểm tra chéo kết quả với trình mô phỏng phan cứng Vivado.22 Giá trị của tệp thanh ghi sau khi chạy mô phỏng bằng Vivado.23 Mô phỏng các lệnh thông qua phần mềm RISCV Interpreter 1.24 Mô phỏng các lệnh thông qua phần mềm RISCV Interpreter 2.25 Giá trị của bộ nhớ thông qua phần mềm mô phỏng RISC V Interpreter.26 Giá trị thanh ghi thông qua mô phỏng RISC V Interpreter. 54 DANH MỤC BANG Bang 1.1 Những dự án dựa trên kiến trúc CPU RISC-V.-2- 2 2+cz+sz+£+xz+: 3 Bang 1.2 Các lệnh cơ bản của kiến trúc R'V321.1 Bảng các tập lệnh co bản và mở rộng của RISC-V .2 Bảng miêu tả các lệnh của tập lệnh R V321 .----5- << ++<++sex+sss2 10 Bang 2.4 Các lệnh lấy dit liệu từ bộ nhớ vào thanh ghi.5 Các lệnh có chức năng lưu dữ liệu vào bộ nhớ .6 Các lệnh có chức năng tính toán Ì.7Các lệnh có chức năng tính toán 2.8 Các lệnh có chức năng nhay. eee eecesseeseceeceeeeseeeseeececeeeeeseeeeeseeseees 20 Bảng 3.1 Nội dung của tệp cấu hình đánh giá hệ thống.1 So sánh hệ thống với bộ mô phỏng khác.2 So sánh bộ mô phỏng ISS với bộ mô phỏng khác.- --«--s«<+ 43 DANH MỤC TU VIET TAT Tir viét tat Mô tả RISC Reduced Instruction Set Computer ISS Instruction Set Simulator RTG Random Test Generation RV32I RISC-V 32 Integer ISA Instruction Set Architecture RVCoTS RISC-V Co-Simulation Test Suite RTL Register Transfer Level TÓM TẮT KHÓA LUẬN RISC-V (Reduced Instruction Set Computer V) [10] là một kiến trúc tập lệnh mở và miễn phí, dựa trên thiết kế RISC. Ra đời từ 2010, RISC V nhanh chóng thu hút được nhiều sự chú ý từ cộng đồng.

Với sự linh hoạt và hiệu quả trong thiết kế phan cứng và phần mềm, RISC-V đã trở thành một nền tảng phổ biến cho các ứng dụng đa dạng. Tập lệnh RV32I, một phan quan trọng của RISC-V, cung cấp nền tảng cơ bản cho các bộ xử lý 32-bit, mang lại hiệu năng cao và thiết kế đơn giản. Khóa luận này trình bày việc phát triển một hệ thống đánh giá thiết kế cho kiến trúc RISC-V với tập lệnh RV32I. "RISC-V Co-Simulator Test Suite" (RVCoTS) tập trung vào việc phát triển một hệ thống tự động hóa thử nghiệm và đánh giá các thiết kế hệ thống dựa trên kiến trúc RISC-V.

RVCoTS được thiết kế để tạo ra các mẫu thử thực hiện các tiêu chí đầu vào từ người dùng và tự động mô phỏng chúng thông qua sự kết hợp giữa phần mềm mô phỏng ISS (Instruction Set Simulator) và mô phỏng phần cứng RTL (Register-Transfer Level). Sau đó, RVCoTS cung cấp một quy trình đánh giá tự động để đánh giá hiệu suất và độ tin cậy của thiết kế hệ thống RISC-V. Ngoài ra, để đánh giá hiệu quả và tính đúng đắn của hệ thống, nhóm đã tiến hành so sánh kết quả của nó với bộ mô phỏng RISC-V Interpreter và kết quả mô phỏng phần cứng từ Vivado. Kết quả cho thấy hệ thống của chúng tôi không chỉ đơn giản hóa quá trình kiểm tra và phát triển các bộ xử lý RISC-V RV32I mà còn đạt được độ chính xác cao và hiệu quả trong việc xác minh thiết kế, phù hợp với các tiêu chuân kiêm tra và mô phỏng hiện tại.

GIỚI THIỆU DE TÀI 1. Tổng quan đề tài Tên đề tài: Nghiên cứu phát triển bộ kiểm tra đánh giá hệ thống RISC-V Core Động lực thực hiện đề tài: Kiến trúc RISC-V, với tính mở và miễn phí, đã tạo ra nhiều cơ hội và sự phát triển cho cộng đồng vi mạch có thé phát triển và tối ưu phần cứng. Tuy nhiên, quá trình kiểm tra và xác minh thiết kế RISC-V vẫn đối mặt với nhiều khó khăn, thử thách, đặc biệt là trong việc đảm bảo độ chính xác và hiệu quả của các thiết kế xử lý sử dụng tập lệnh RV32I. Các công cụ và phương pháp hiện tại thường yêu cầu sự kết hợp giữa nhiều hệ thống và môi trường khác nhau, dẫn đến việc phức tạp hóa quy trình phát triển và kiểm tra.

Nhận thay đây là một trong những nhu cầu cấp quan trọng về một hệ thong đánh giá thiết kế đơn giản, hiệu quả va đáng tin cậy cho RISC-V RV32I, chúng tôi xác định phát triển một giải pháp tích hợp, sử dụng mô phỏng phần mềm và phần cứng thông qua Python và thư viện cocotb[12]. Động lực chính của đề khóa luận nàylà tạo ra một công cụ có thé tự động hóa quá trình kiểm tra, giảm thiểu sai sót và mô phỏng trong quá trình thiết kế bộ xử lý. Bằng cách kết hợp mô phỏng phần mềm độc lập phần cứng và mô phỏng phần cứng Verilog. Nhờ có hệ thống này, việc phát triển và kiểm tra các thiết kế RISC-V trở nên đơn giản và hiệu quả hơn, đồng thời đảm bảo độ chính xác và tin cậy trong quá trình xác minh.

Việc này không chỉ khuyến khích cộng đồng phát triển kiến trúc RISC-V mà còn góp phần đáng ké nâng cao hiệu quả và tốc độ của các bộ xử lý sử dụng tập lệnh RV32I.1 Những dự án dựa trên kiến trúc CPU RISC-V Tên CPU Nhà phát triển Kiến trúc Sản phẩm SiFive HiFive Unleashed Freedom U540 | SiFive RV64-bit Development Board [13] Espressif ESP32-C3 Wi-Fi & ESP32-C3 Espressif Systems | RV32IM Bluetooth SoC [14] HiFive HiFive Unmatched Unmatched SiFive RV 64-bit Development Board [13] Western Digital SweRV | Western Digital RV32IMC SweRV Core EH1 [15] Bị thu hút bởi sự độc đáo của hệ thống đánh giá thiết kế RISC-V tại Việt Nam, nhóm nghiên cứu thực hiện nghiên cứu trong bài luận này nhằm góp phần thúc đây sự phát triển của kiến trúc RISC-V trong nước và cộng đồng RISC-V. Trong dự án này, nhóm tiếp tục phát triển hệ thống xác minh thiết kế RISC-V dựa trên mô hình đã được thiết kế, bao gồm các thành phần chính như RISC-V RTG, Testbench Controller, RTL Simulation, Comp-runner và Coverage Monitor. Ề Testbench RISC-V RTG Controller Hình 1.1 Hệ thống xác minh chức năng bộ xử lý. Khái quát về hệ thống gồm: e Random Testcase Generator (RTG): Đây là phần mềm chủ yếu dùng dé kiểm tra tính năng của bộ xử lý.

RTG tạo ra các testcase bằng cách ngẫu nhiên lựa chọn các lệnh, thanh ghi, địa chỉ va hợp ngữ dé kiểm tra kiến trúc tập. e Testbench Controller: Là khối quản lý việc thực thi các testcase trong cả mô phỏng Instruction Set Simulator (SS) và RTL Simulation. Nó khởi dau bang việc chạy các testcase được sinh ra bởi RTG trên ISS.