I. Giới thiệu đề tài
Khóa luận tốt nghiệp này tập trung vào phát triển bộ phát sinh kiểm tra ngẫu nhiên cho thiết kế RISC-V. RISC-V là một kiến trúc tập lệnh mở (Open-source ISA) dựa trên nguyên tắc của RISC (Reduced Instruction Set Computer). Đề tài nhằm tạo ra các testcases ngẫu nhiên để kiểm tra tính đúng đắn của bộ xử lý RISC-V. Bộ phát sinh kiểm tra ngẫu nhiên (RISC-V RTG) sẽ tạo ra các chương trình hợp ngữ để kiểm tra các lệnh và chức năng của bộ xử lý. Mục tiêu là đạt được độ bao phủ 90% theo các tiêu chí như lệnh, thanh ghi, và truy xuất bộ nhớ.
1.1. Động lực thực hiện đề tài
RISC-V đang thu hút sự quan tâm lớn từ cộng đồng khoa học và công nghiệp do tính mở và linh hoạt. Khác với các kiến trúc tập lệnh khác, RISC-V miễn phí và cho phép tùy chỉnh theo nhu cầu ứng dụng. Điều này giúp giảm chi phí thiết kế và tối ưu hóa bộ xử lý. Tuy nhiên, tại Việt Nam, nghiên cứu về bộ phát sinh kiểm tra ngẫu nhiên cho RISC-V còn rất hạn chế. Đề tài này nhằm đóng góp vào việc phát triển công cụ kiểm tra phần cứng, giúp Việt Nam bắt kịp xu hướng toàn cầu trong lĩnh vực thiết kế vi mạch.
II. Sơ lược về kiến trúc RISC V
Kiến trúc RISC-V được thiết kế theo mô-đun, cho phép linh hoạt trong việc lựa chọn tập lệnh phù hợp. Kiến trúc cơ bản RV32I bao gồm 47 lệnh, chia thành các nhóm như lệnh rẽ nhánh, lệnh nạp, lệnh lưu, và lệnh số học. Ngoài ra, RISC-V cung cấp các tập lệnh mở rộng như M (phép nhân chia), F (số thực dấu phẩy động), và C (nén mã máy). Kiến trúc RISC-V hỗ trợ đa dạng ứng dụng từ vi điều khiển đến máy tính cao cấp.
2.1. Kiến trúc tập lệnh cơ bản
Kiến trúc RV32I là nền tảng cơ bản của RISC-V, bao gồm các lệnh cơ bản như BEQ, BNE, LB, LH, và LW. Các lệnh này được chia thành 6 định dạng: R-TYPE, I-TYPE, S-TYPE, SB-TYPE, U-TYPE, và UJ-TYPE. Mỗi định dạng có cấu trúc và chức năng riêng, giúp tối ưu hóa việc thực thi lệnh. Kiến trúc RV32I đủ để thực hiện một bộ xử lý đơn giản, hỗ trợ đầy đủ cho phần mềm và trình biên dịch.
III. Thiết kế đề xuất
Thiết kế đề xuất của khóa luận tập trung vào việc phát triển bộ phát sinh kiểm tra ngẫu nhiên (RISC-V RTG). Hệ thống bao gồm các khối chức năng như Random Test Generator, Testbench Controller, và Coverage Monitor. RISC-V RTG sẽ tạo ra các testcases ngẫu nhiên, bao gồm các chương trình hợp ngữ với chuỗi lệnh có nghĩa và chuỗi lệnh phụ thuộc vào trọng số. Mục tiêu là kiểm tra tính đúng đắn của bộ xử lý và đạt được độ bao phủ cao.
3.1. Quy trình mô phỏng
Quy trình mô phỏng bao gồm việc sử dụng Instruction Set Simulator (ISS) để kiểm tra các testcases được tạo ra bởi RISC-V RTG. ISS sẽ mô phỏng việc thực thi các lệnh và đo lường độ bao phủ. Kết quả sẽ được so sánh với mục tiêu ban đầu và các nghiên cứu liên quan. Quy trình này giúp đánh giá hiệu quả của bộ phát sinh kiểm tra ngẫu nhiên và xác định các điểm cần cải thiện.
IV. Kết quả và đánh giá
Kết quả của khóa luận cho thấy RISC-V RTG đạt được độ bao phủ cao, đáp ứng các tiêu chí đặt ra. Các testcases được tạo ra đã kiểm tra được hầu hết các lệnh và chức năng của bộ xử lý RISC-V. So sánh với các nghiên cứu quốc tế, RISC-V RTG cho thấy hiệu quả tương đương trong việc tạo ra các testcases ngẫu nhiên. Kết quả này khẳng định giá trị thực tiễn của đề tài trong việc phát triển công cụ kiểm tra phần cứng.
4.1. So sánh với nghiên cứu liên quan
Kết quả của RISC-V RTG được so sánh với hai nghiên cứu quốc tế: nghiên cứu của Chupilko (2018) và Herdt (2020). Cả hai nghiên cứu đều tập trung vào việc tạo ra testcases ngẫu nhiên cho RISC-V. RISC-V RTG đạt được độ bao phủ tương đương, với 90% theo các tiêu chí đặt ra. Điều này cho thấy khả năng ứng dụng của bộ phát sinh kiểm tra ngẫu nhiên trong việc kiểm tra và xác minh bộ xử lý RISC-V.
V. Kết luận và hướng phát triển
Khóa luận tốt nghiệp đã thành công trong việc phát triển bộ phát sinh kiểm tra ngẫu nhiên cho thiết kế RISC-V. Kết quả cho thấy RISC-V RTG đạt được độ bao phủ cao và hiệu quả trong việc tạo ra các testcases ngẫu nhiên. Hướng phát triển tiếp theo bao gồm việc mở rộng bộ phát sinh kiểm tra ngẫu nhiên để hỗ trợ các tập lệnh mở rộng của RISC-V, cũng như tích hợp với các công cụ kiểm tra phần cứng khác để nâng cao hiệu quả kiểm tra.
5.1. Hướng phát triển tương lai
Trong tương lai, RISC-V RTG có thể được mở rộng để hỗ trợ các tập lệnh mở rộng như M, F, và C. Ngoài ra, việc tích hợp với các công cụ kiểm tra phần cứng khác như Formal Verification Tools sẽ giúp nâng cao hiệu quả kiểm tra. Đồng thời, việc phát triển các testcases phức tạp hơn sẽ giúp kiểm tra toàn diện hơn các chức năng của bộ xử lý RISC-V.
