Luận văn Thạc sĩ: Thiết kế bộ thu dữ liệu 7.2 Gbps trên công nghệ 18nm FinFET

Luận văn thạc sĩ được hướng dẫn bởi PGS.TS Hoàng Trang. Tìm hiểu các nghiên cứu chuyên sâu, phân tích và kết quả nổi bật trong luận văn. Tải luận văn tại đây.

Trường đại học

Đại học Bách Khoa, Đại học Quốc Gia TP. HCM

Chuyên ngành

Kỹ thuật điện tử

Người đăng

Ẩn danh

Thể loại

Luận văn Thạc sĩ

2022

Phí lưu trữ

35 Point

Mục lục chi tiết

LỜI CẢM ƠN

TÓM TẮT LUẬN VĂN THẠC SĨ

ABSTRACT

LỜI CAM ĐOAN

DANH SÁCH HÌNH

DANH SÁCH BẢNG

1. GIỚI THIỆU

1.1. Tổng quan về CMOS

1.1.1. Lịch sử phát triển CMOS

1.1.2. Nguyên lý hoạt động cơ bản của MOSFET

1.1.3. Quy trình sản xuất cơ bản của MOSFET

1.2. Từ CMOS đến FinFET

1.3. Tổng quan về PHY

1.3.1. Sơ lược về PHY

1.3.2. Tổng quan về Receiver

1.3.3. Tổng quan về ADC-based Receiver

1.3.4. Nguyên lý về Receiver

1.3.5. Một số thông số khác của Recceiver

1.3.5.1. Pseudorandom binary sequence

1.3.5.2. Các thông số của CTLE

1.3.5.3. Các thông số EYE Diagram

1.3.6. Tổng quan về ADC

1.3.6.1. Giới thiệu về ADC

1.3.6.2. Phân loại ADC

1.3.6.3. Các thông số ADC

2. NGUYÊN LÝ THIẾT KẾ RECEIVER

2.1. Continuous time linear equalization block (HSRX_CTLE)

2.2. Gain buffer block (HSRX_singbuff)

2.3. Cross-coupled block (HSRX_crosscoupled)

3. NGUYÊN LÝ THIẾT KẾ ADC

3.1. Nguyên tắc hoạt động

3.2. Sample and hold

4. THIẾT KẾ VÀ MÔ PHỎNG RECEIVER

4.1. Kịch bản mô phỏng

4.2. Continuous time linear equalization block (HSRX_CTLE)

4.3. Gain buffer block (HSRX_singbuff)

4.4. So sánh kết quả với MIPI spec

5. THIẾT KẾ VÀ MÔ PHỎNG SAR_ADC

5.1. FFT plot of the output

5.2. Signal to noise vs Signal to noise and distortion ratio (SNR vs SNDR)

5.3. Spurious free dynamic range (SFDR)

5.4. Effective number of bits (ENOB)

5.5. Công suất tiêu tán

5.6. So sánh kết quả với một số bài báo khác

6. KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

DANH MỤC CÁC CÔNG TRÌNH KHOA HỌC

TÀI LIỆU THAM KHẢO

LÝ LỊCH TRÍCH NGANG

Tóm tắt

I. Tổng quan Luận văn Thạc sĩ Khám phá Thiết kế bộ thu tốc độ cao

Trong bối cảnh công nghệ bán dẫn phát triển vượt bậc, yêu cầu về thiết kế mạch tích hợp tốc độ cao ngày càng trở nên cấp thiết. Đặc biệt, trong lĩnh vực truyền thông tốc độ cao, việc thiết kế bộ thu tốc độ cao là một trong những thách thức trung tâm. Một luận văn Thạc sĩ gần đây đã đi sâu vào lĩnh vực này, tập trung vào việc thiết kế bộ thu dữ liệu với 7.2 Gbps trên công nghệ 18nm FinFET. Mục tiêu chính là vượt qua những hạn chế của các thiết bị bán dẫn truyền thống và đáp ứng nhu cầu ngày càng tăng về tốc độ, công suất thấp và khả năng tích hợp cao trên chip.

Ngay từ những ngày đầu, các hạn chế của thiết bị bán dẫn đã khiến thiết kế mạch CMOS gặp nhiều khó khăn. Các yếu tố như tốc độ cao, công suất tiêu thụ thấp và mật độ tích hợp lớn luôn là ưu tiên hàng đầu. Để giải quyết vấn đề này, nhiều giải pháp đã được đề xuất, trong đó có việc thu nhỏ kích thước transistor. Tuy nhiên, việc thu nhỏ này lại dẫn đến tăng dòng rò (leakage current) trong các thiết bị CMOS, khiến chúng tiêu thụ năng lượng ngay cả ở chế độ tắt. Điều này đặt ra một thách thức lớn cho các nhà thiết kế mạch tích hợp tốc độ cao.

Trước thực trạng đó, một thế hệ công nghệ CMOS mới với hiệu suất vượt trội đã được nghiên cứu: Transistor Hiệu ứng Trường Fin (FinFET). Khác với cấu trúc phẳng của MOSFET, FinFET mở rộng theo chiều thứ ba, mang lại nhiều ưu điểm. Cấu trúc cổng bao quanh giúp giảm hiệu ứng điều biến độ dài kênh và hạ thấp dòng rò dưới ngưỡng đáng kể. Do nguyên lý hoạt động tương tự MOSFET thông thường, FinFET được coi là giải pháp tối ưu hóa dòng rò trong các transistor kênh ngắn, dần thay thế các thiết bị CMOS dưới 22nm. Những ưu điểm này đã khiến công nghệ FinFET trở nên phổ biến, đặc biệt trong các thiết kế tốc độ cao và công suất thấp, bao gồm các liên kết vào/ra tốc độ cao (HSIO).

HSIO đóng vai trò quan trọng trong việc hỗ trợ các ứng dụng yêu cầu tốc độ dữ liệu gigabit, từ điện thoại thông minh đến các thiết bị di động kết nối và các điểm cuối khác trong Internet of Things (IoT). Mặc dù đã được phát triển từ lâu, HSIO vẫn đối mặt với nhiều thách thức. Một trong những thách thức lớn nhất là lớp vật lý (PHY) – trái tim của mọi giải pháp kết nối. Thiết kế PHY có khả năng loại bỏ nhiễu điển hình và giảm các yếu tố không lý tưởng khác thường gặp trên liên kết giữa máy phát và máy thu, đóng góp quan trọng vào hiệu suất tổng thể của hệ thống thu phát.

Để tìm hiểu sâu hơn về lĩnh vực này, luận văn Thạc sĩ đã tập trung vào việc phát triển một bộ thu tốc độ cao sử dụng công nghệ FinFET để đạt được hiệu suất vượt trội, giải quyết các vấn đề về suy hao kênh và tối ưu hóa công suất. Công trình này không chỉ mang lại cái nhìn tổng quan mà còn đi sâu vào các phương pháp thiết kế bộ thu tốc độ cao chi tiết, từ các khối chức năng cơ bản đến việc mô phỏng mạch tốc độ cao và đánh giá hiệu năng bộ thu một cách toàn diện.

1.1. Lịch sử và tiến hóa công nghệ CMOS trong thiết kế mạch tích hợp

Sự phát triển của công nghệ CMOS là nền tảng cho thiết kế mạch tích hợp tốc độ cao hiện nay. MOSFET (Metal Oxide Semiconductor Field Effect Transistor) là linh kiện cốt lõi, được sử dụng rộng rãi trong cả mạch tương tự và kỹ thuật số. Lịch sử phát triển bắt đầu từ những năm 1920, nhưng MOSFET thực sự bùng nổ vào cuối những năm 1950 với các khám phá của Dawon Kahng và Martin Atalla tại Bell Labs. Ban đầu, vật liệu cổng trong transistor thường là kim loại, sau đó polysilicon đã được sử dụng làm vật liệu cổng tiêu chuẩn do tính ổn định nhiệt cao, dù không phản ứng với oxide cổng. Ngày nay, các nghiên cứu mới giới thiệu vật liệu cổng kim loại lại được sử dụng khi oxide cổng SiO2 được thay thế bằng các điện môi cao cấp hơn. Công nghệ CMOS (Complementary Metal Oxide Semiconductor) – sự kết hợp giữa nMOS và pMOS – đã thay đổi hoàn toàn cảnh quan thiết kế chip. Nó cho phép các bộ chuyển mạch high/low được đóng gói hiệu quả trong các chip nhỏ với công suất tiêu tán và sinh nhiệt thấp. Sự chuyển đổi sang công nghệ CMOS trong VLSI (Very Large Scale Integration) vào những năm 1980 đã mở ra kỷ nguyên mới cho thiết kế mạch tích hợp tốc độ cao, với khả năng tích hợp hàng tỷ transistor trên một con chip.

1.2. Vai trò PHY và kiến trúc bộ thu cho truyền thông tốc độ cao

PHY (Physical Layer) là thuật ngữ tiêu chuẩn được sử dụng bởi MIPI, đề cập đến các con chip thực hiện giao tiếp giữa Master và Slave với yêu cầu tốc độ cao, công suất thấp, ứng dụng trong hiển thị hình ảnh và nhiều lĩnh vực khác. Mỗi PHY bao gồm một mô-đun Clock lane và nhiều mô-đun Data lane. Mỗi lane module lại chứa các chức năng tốc độ cao (High Speed functions), chức năng công suất thấp (Low Power functions), điều khiển và logic nội bộ. Các chức năng tốc độ cao thường có biên độ điện áp thấp (200mV) và được sử dụng trong truyền dữ liệu Gigabit, trong khi chức năng công suất thấp có biên độ lớn (1.2V) và chủ yếu được dùng trong điều khiển và một số trường hợp khác. HS-TX (Differential Transmitter) và HS-RX (Differential Receiver) là hai thành phần chính của các chức năng tốc độ cao. Kiến trúc bộ thu đóng vai trò quan trọng trong việc thu nhận, xử lý và phục hồi tín hiệu từ kênh truyền. Sự phức tạp của kênh truyền dẫn cùng với nhu cầu về tốc độ và hiệu quả năng lượng đòi hỏi kiến trúc bộ thu phải được tối ưu hóa liên tục để đảm bảo độ nhạy bộ thu cao và tỷ lệ lỗi bit (BER) thấp. Hiểu rõ về PHY và kiến trúc bộ thu là chìa khóa để đạt được hiệu suất tối đa trong hệ thống thu phát tốc độ cao.

II. Thách thức lớn khi Thiết kế bộ thu tốc độ cao Giải pháp nào

Việc thiết kế bộ thu tốc độ cao không ngừng đối mặt với những thách thức đáng kể, đặc biệt khi yêu cầu về hiệu suất và công suất ngày càng tăng. Một trong những vấn đề cốt lõi là suy hao tín hiệu và biến dạng trên kênh truyền, điều này ảnh hưởng trực tiếp đến chất lượng của truyền dữ liệu Gigabit. Các yếu tố vật lý như hiệu ứng Skin (Skin effects), suy hao (Attenuation), phân tán (Dispersion) và phản xạ (Reflections) trên các đường dẫn PCB làm giảm nghiêm trọng chất lượng tín hiệu. Điều này đòi hỏi các kỹ thuật bù suy hao hiệu quả và thiết kế khôi phục dữ liệu chính xác để duy trì intregity tín hiệu ở các tốc độ dữ liệu cao.

Theo tài liệu gốc, "Do suy hao thấp ở tần số thấp, MIPI D-PHY phiên bản 1.0 và phiên bản 1.1 chỉ hỗ trợ tốc độ dữ liệu đơn lên đến 1 Gbps/làn và 1.5 Gbps/làn, tương ứng." Tuy nhiên, các phiên bản sau này đã nâng tốc độ lên tới 4.5 Gbps/làn nhờ các kỹ thuật thiết kế cân bằng và hiệu chỉnh độ lệch. Điều này cho thấy tầm quan trọng của việc bù đắp suy hao kênh để đạt được tốc độ cao hơn. Một trong những phương pháp tiếp cận phổ biến để khôi phục xung nhịp dữ liệu (CDR) và bù suy hao là sử dụng Continuous Time Linear Equalization (CTLE). CTLE cung cấp độ lợi tại tần số Nyquist để chống lại suy hao và biến dạng kênh truyền, nhưng vẫn còn nhiều hạn chế cần được khắc phục.

Một thách thức lớn khác nằm ở chính bản thân các mạch equalizer thích ứng truyền thống. Chúng thường không đủ băng thông và độ lợi, đặc biệt ở các góc (corner) SS (slow-slow), nơi hiệu suất mạch bị suy giảm đáng kể. Lý do chính cho vấn đề này là việc sử dụng kiến trúc truyền thống với kích thước CMOS lớn, điện áp ngưỡng cao và nguồn cung cấp điện áp cao (VDDIO ≈ 1.9V ở Typical). Những hạn chế này không chỉ làm giảm hiệu quả của việc thiết kế bộ thu tốc độ cao mà còn tăng công suất tiêu thụ và diện tích chip, đi ngược lại với xu hướng tối ưu công suất tiêu thụ và tích hợp cao trong kỹ thuật vi điện tử hiện đại.

Để giải quyết những vấn đề này, luận văn Thạc sĩ đã đề xuất một kiến trúc mới cho bộ thu. Kiến trúc này sử dụng mạch CMOS nhỏ hơn, điện áp ngưỡng thấp hơn và nguồn cung cấp điện áp thấp hơn (VDDL ≈ 0.9V ở Typical). Mục tiêu là đạt được tốc độ cao hơn 7.2 Gbps/làn, đồng thời mang lại hiệu quả cao nhất trong thiết kế bộ thu tốc độ cao. Việc đổi mới trong kiến trúc bộ thu này hứa hẹn sẽ vượt qua những rào cản hiện tại, mở ra một hướng đi mới cho truyền thông tốc độ cao và thiết kế mạch tích hợp tốc độ cao.

2.1. Vấn đề suy hao kênh và biến dạng tín hiệu trong truyền dữ liệu Gigabit

Trong truyền dữ liệu Gigabit, suy hao kênh là một vấn đề nghiêm trọng, làm giảm chất lượng tín hiệu. Suy hao này được gây ra bởi nhiều yếu tố vật lý trên dây dẫn PCB. Các hiệu ứng như Skin effects làm cho dòng điện tần số cao tập trung ở bề mặt dây dẫn, tăng điện trở hiệu dụng và suy hao. Sự phân tán tín hiệu (Dispersion) làm các thành phần tần số khác nhau của tín hiệu truyền với tốc độ khác nhau, gây ra biến dạng dạng sóng. Ngoài ra, phản xạ tín hiệu xảy ra khi có sự không phù hợp trở kháng trên đường truyền, tạo ra các bản sao tín hiệu trễ và gây nhiễu liên ký tự (ISI). "Do suy hao thấp ở tần số thấp [10], MIPI D-PHY phiên bản 1.0 và phiên bản 1.1 chỉ hỗ trợ tốc độ dữ liệu lên đến 1 Gbps/làn và 1.5 Gbps/làn, tương ứng." Những yếu tố này đặc biệt nghiêm trọng ở tần số cao và tốc độ dữ liệu lớn, nơi mà ngay cả những suy hao nhỏ cũng có thể dẫn đến tỷ lệ lỗi bit (BER) cao, ảnh hưởng đến độ tin cậy của hệ thống thu phát.

2.2. Hạn chế Equalizer truyền thống trong thiết kế mạch tích hợp tốc độ cao

Các bộ equalizer thích ứng truyền thống, như CTLE, được sử dụng để bù đắp suy hao kênh. Tuy nhiên, chúng có những hạn chế đáng kể, đặc biệt khi được sử dụng trong thiết kế mạch tích hợp tốc độ cao và trong các điều kiện khắc nghiệt. "Băng thông và độ lợi của CTLE thông thường không đủ, đặc biệt là ở góc SS (chậm – chậm) [14-16]." Vấn đề này xuất phát từ việc sử dụng kiến trúc thông thường với kích thước CMOS lớn, điện áp ngưỡng (Vth) cao và nguồn cung cấp điện áp cao (VDDIO ≈ 1.9V). Điều này dẫn đến khó khăn trong việc mở rộng băng thông và đạt được độ lợi cần thiết để bù suy hao hiệu quả ở tần số cao. Hơn nữa, những yếu tố này cũng làm tăng công suất tiêu thụ và diện tích chip, gây khó khăn cho việc tối ưu công suất tiêu thụ và tích hợp trong các thiết kế ASIC hiện đại. Để giải quyết, luận văn Thạc sĩ này đã đề xuất một kiến trúc bộ thu mới với mạch CMOS nhỏ hơn, Vth thấp và nguồn cung cấp điện áp thấp hơn để cải thiện hiệu suất.

III. Phương pháp Thiết kế bộ thu tốc độ cao đột phá với FinFET

Nhằm giải quyết những thách thức cố hữu trong thiết kế bộ thu tốc độ cao, luận văn Thạc sĩ này đã đề xuất và triển khai hai phương pháp đột phá: ứng dụng công nghệ FinFET và kiến trúc bộ thu dựa trên bộ chuyển đổi tương tự-số (ADC-based Receiver). Các phương pháp này được kỳ vọng sẽ mang lại hiệu suất vượt trội về tốc độ, công suất và khả năng tích hợp, đặc biệt cho các ứng dụng truyền thông tốc độ cao.

FinFET, một bước tiến quan trọng từ công nghệ CMOS truyền thống, là chìa khóa để vượt qua giới hạn vật lý của transistor phẳng. "Không giống cấu trúc phẳng của MOSFET, FinFET, còn được gọi là transistor MOS đa cổng, mở rộng theo chiều thứ ba." Cấu trúc cổng bao quanh giúp kiểm soát kênh dẫn tốt hơn, từ đó giảm đáng kể dòng rò (leakage current) – một vấn đề nan giải khi thu nhỏ kích thước transistor. Khả năng kiểm soát dòng rò tốt hơn đồng nghĩa với việc FinFET có thể hoạt động ở điện áp thấp hơn và tiêu thụ ít năng lượng hơn, ngay cả khi đạt được thiết kế mạch tích hợp tốc độ cao.

Ngoài FinFET, kiến trúc bộ thu dựa trên ADC (ADC-based Receiver) là một giải pháp then chốt khác. Kiến trúc này cho phép xử lý tín hiệu số phức tạp, mang lại sự linh hoạt cao hơn khi kết hợp với bộ xử lý tín hiệu số (DSP) để cân bằng tín hiệu. "ADC-based Receiver cho phép xử lý tín hiệu kỹ thuật số phức tạp và linh hoạt hơn với bộ xử lý DSP để cân bằng tín hiệu, đồng thời có thể dễ dàng hỗ trợ các sơ đồ điều chế nâng cao [17]." Sự linh hoạt này đặc biệt hữu ích trong việc thích ứng với các điều kiện kênh truyền thay đổi và hỗ trợ các kỹ thuật điều chế tiên tiến, vốn là yêu cầu tất yếu của các hệ thống thu phát hiện đại. DSP cũng mang lại lợi ích trong việc quản lý các biến thiên quá trình, điện áp và nhiệt độ (PVTs), cải thiện diện tích và công suất khi sử dụng các công nghệ mới, và giúp chuyển đổi thiết kế dễ dàng hơn giữa các nút công nghệ khác nhau.

Tuy nhiên, việc triển khai kiến trúc bộ thu ADC-based cũng không thiếu thách thức. "Tuy nhiên, khi đạt được dữ liệu trên mỗi kênh, công suất tiêu thụ cũng rất quan trọng do số lượng lớp điện năng tiêu thụ của các ADC là không nhỏ." Điều này đòi hỏi các nghiên cứu sâu hơn về các kỹ thuật cải thiện hiệu quả năng lượng của ADC và các cách tiếp cận mới để giảm độ phức tạp của DSP và mức tiêu thụ điện năng. Tổng thể, sự kết hợp giữa công nghệ FinFET và kiến trúc bộ thu ADC-based đại diện cho một hướng đi mạnh mẽ để phát triển các bộ thu tốc độ cao trong tương lai, đáp ứng nhu cầu ngày càng tăng của truyền thông tốc độ cao và các ứng dụng đòi hỏi hiệu suất cao như 5G và IoT.

3.1. Ưu điểm công nghệ FinFET cho mạch tích hợp tốc độ cao

Công nghệ FinFET mang lại nhiều ưu điểm vượt trội, đặc biệt quan trọng trong việc thiết kế mạch tích hợp tốc độ cao. "FinFET, còn được gọi là transistor MOS đa cổng, mở rộng theo chiều thứ ba." Cấu trúc 3D này cho phép cổng điều khiển bao quanh kênh dẫn từ ba phía, giúp kiểm soát dòng điện tốt hơn nhiều so với MOSFET phẳng truyền thống. Kết quả là, FinFET giảm đáng kể dòng rò (leakage current), một vấn đề lớn khi transistor ngày càng thu nhỏ. Điều này giúp giảm công suất tiêu thụ và tăng hiệu suất năng lượng, cho phép các chip hoạt động nhanh hơn mà không bị rò rỉ điện năng quá mức. Intel đã công bố rằng các chip Ivy Bridge sản xuất trên nền tảng 22nm với FinFET sẽ nhanh hơn khoảng 37% khi hoạt động ở điện áp thấp và tiêu thụ điện năng chỉ bằng một nửa so với chip 32nm trước đây của Intel. Khả năng này cực kỳ quan trọng đối với các thiết kế ASIC và kỹ thuật vi điện tử tiên tiến, nơi mà việc tối ưu công suất tiêu thụ và hiệu suất là yếu tố cạnh tranh hàng đầu.

3.2. Kiến trúc bộ thu ADC based Giải pháp truyền thông tốc độ cao

Kiến trúc bộ thu dựa trên ADC (ADC-based Receiver) đang nổi lên như một giải pháp linh hoạt và hiệu quả cho truyền thông tốc độ cao. Với sự bùng nổ của các thiết bị kết nối IoT và sự gia tăng nhu cầu về các trung tâm dữ liệu, việc mở rộng tốc độ dữ liệu trên mỗi kênh là điều cần thiết. Tuy nhiên, suy hao băng thông do sợi quang và các thiết bị quang học, cùng với các yếu tố như Skin effects và phản xạ, gây ra suy hao và sai lệch dữ liệu nghiêm trọng. ADC-based Receiver giải quyết vấn đề này bằng cách chuyển đổi tín hiệu tương tự thành tín hiệu số sớm trong chuỗi nhận. "ADC-based Receiver cho phép xử lý tín hiệu kỹ thuật số phức tạp, linh hoạt hơn với bộ xử lý DSP để cân bằng tín hiệu và có thể dễ dàng hỗ trợ các sơ đồ điều chế nâng cao [17]." Điều này cho phép sử dụng các thuật toán xử lý tín hiệu số (DSP) mạnh mẽ để bù suy hao kênh, lọc nhiễu và hỗ trợ các kỹ thuật điều chế phức tạp, từ đó cải thiện độ nhạy bộ thu và giảm tỷ lệ lỗi bit (BER). Kiến trúc này còn mang lại khả năng thích ứng tốt hơn với các biến thể sản xuất và môi trường (PVTs), cũng như sự thuận tiện trong việc chuyển giao thiết kế giữa các công nghệ khác nhau, góp phần vào thiết kế mạch tích hợp tốc độ cao thế hệ mới.

IV. Hướng dẫn thiết kế các khối chức năng chính của Bộ thu tốc độ cao

Để hiện thực hóa một bộ thu tốc độ cao hiệu quả, việc thiết kế các khối chức năng chính cần được thực hiện một cách tỉ mỉ và tối ưu. Luận văn Thạc sĩ này đã tập trung vào việc thiết kế bộ thu với tốc độ 7.2 Gbps trên công nghệ 18nm FinFET, phân chia hệ thống thành các khối cụ thể để đảm bảo hiệu suất tối ưu và tối ưu công suất tiêu thụ.

Hệ thống bộ thu tốc độ cao được chia thành các khối chính: Khối Termination (HSRX_Term) để đóng/mở giao tiếp, khối Protect (HSRX_diffbuff) để bảo vệ các thiết bị lõi LVT, khối Continuous Time Linear Equalization (HSRX_CTLE) để bù tín hiệu, khối Gain buffer (HSRX_singbuff) để tăng độ lợi, và khối Cross-coupled (HSRX_crosscoupled) để cân bằng tín hiệu. Tín hiệu đầu vào được thực hiện với mô hình đường truyền tiêu chuẩn và nguồn PRBS9 để đảm bảo độ chính xác của hệ thống, điều này cực kỳ quan trọng trong truyền dữ liệu Gigabit.

Khối Termination block đóng vai trò như một "khóa" để điều khiển việc truyền nhận dữ liệu của Receiver, đồng thời được bảo vệ bởi một ESD (Electrostatic Sensitive Devices). ESD bảo vệ mạch khỏi sự phóng tĩnh điện đột ngột có thể gây hư hỏng thiết bị, một yếu tố quan trọng trong thiết kế mạch tích hợp tốc độ cao.

Khối Protect block (HSRX_diffbuff) có nhiệm vụ bảo vệ các thiết bị lõi LVT (Low Threshold Voltage) khi Receiver chuyển từ chế độ tốc độ cao (HS mode) sang chế độ công suất thấp (LP mode). Sự chuyển đổi điện áp từ 0.9V lên 1.9V trong quá trình này có thể vượt quá giới hạn của các thiết bị LVT, dẫn đến hư hỏng. Để khắc phục, một tầng IO devices được đặt trước tầng CTLE tốc độ cao, đảm bảo thiết bị LVT không bị hư hại. Tầng Protect này cần một băng thông rộng để tín hiệu không bị biến đổi quá nhiều, do đó một opamp với tải điện trở được ưu tiên sử dụng.

Khối Continuous Time Linear Equalization (HSRX_CTLE) là trái tim của việc bù suy hao đường truyền. Nó được thiết kế để bù suy hao tại các tần số cần thiết. Luận văn Thạc sĩ đã đề xuất một CTLE kiến trúc folded cascode. Kiến trúc này mang lại độ lợi cao do sử dụng hai tầng tăng độ lợi, đồng thời có điện dung đầu ra nhỏ hơn nhờ sử dụng thiết bị LVT, giúp mở rộng băng thông. Việc sử dụng kết nối cross-coupled M3 và M4 giúp tăng tốc độ của mạch. Rs được sử dụng để điều chỉnh mức EQ_Level phù hợp với từng góc (corner), và RD dùng để loại bỏ điện áp offset của mạch, đảm bảo mạch hoạt động tối ưu. Với thiết kế này, phân tích nhiễu mạch và tối ưu công suất tiêu thụ được xem xét kỹ lưỡng để đạt hiệu quả cao nhất.

Khối Gain buffer (HSRX_singbuff) được sử dụng để dịch chuyển điện áp Common mode lên mức cao, sử dụng nmos làm Diff-pair. Nó được thiết kế để đạt độ lợi cao (lớn hơn 20dB) để khuếch đại dữ liệu lên đến VDDL. Opamp hai tầng với ngõ ra single-ended là phù hợp cho yêu cầu độ lợi cao này. Việc tối thiểu hóa kích thước của M1 và M2 là cần thiết để không ảnh hưởng đến băng thông của CTLE. Cuối cùng, khối Cross-coupled (HSRX_crosscoupled) được thiết kế để cân bằng độ lệch giữa outp và outn sau khi tín hiệu dữ liệu được khuếch đại, đảm bảo sự đối xứng của tín hiệu. Mặc dù việc sử dụng nhiều tầng cross-coupled giúp kiểm soát jitter tốt hơn, nhưng cũng làm tăng công suất tiêu thụ, đòi hỏi sự cân bằng trong thiết kế SerDes.

4.1. Thiết kế CTLE Equalization trong bộ thu RF tốc độ cao

Trong thiết kế bộ thu RF tốc độ cao, Continuous Time Linear Equalization (CTLE) là thành phần thiết yếu để bù suy hao kênh. CTLE trong luận văn Thạc sĩ này được đề xuất với kiến trúc folded cascode, một cải tiến đáng kể. Kiến trúc này cung cấp độ lợi cao nhờ sử dụng hai tầng khuếch đại. "Thiết kế có output cap nhỏ hơn do sử dụng LVT devices, đồng nghĩa với việc có băng thông rộng hơn." Điều này cho phép CTLE đạt được băng thông rộng cần thiết để xử lý tín hiệu truyền dữ liệu Gigabit mà không làm tăng đáng kể điện dung tải. Việc sử dụng các transistor M3 và M4 được nối cross-coupled giúp tăng tốc độ của mạch, trong khi việc sử dụng hai nguồn dòng cho phép linh hoạt hơn trong thiết kế. Resistor Rs được tích hợp để điều chỉnh các mức EQ_Level, cho phép bộ thu thích ứng với các điều kiện kênh truyền khác nhau. Ngoài ra, điện trở RD được sử dụng như một điện trở nhị phân để loại bỏ điện áp offset của mạch, đảm bảo tín hiệu được xử lý chính xác nhất. Những cải tiến này giúp thiết kế CTLE không chỉ đạt được hiệu suất cao hơn mà còn góp phần vào tối ưu công suất tiêu thụ tổng thể của bộ thu tốc độ cao.

4.2. Nguyên lý thiết kế SAR ADC Tối ưu hóa cho công suất tiêu thụ thấp

Successive Approximation Register ADC (SAR ADC) là lựa chọn ưu việt trong thiết kế bộ thu tốc độ cao, đặc biệt khi ưu tiên công suất tiêu thụ thấp. "Kiến trúc SAR chỉ có một khối so sánh, là một khối tiêu thụ điện năng thấp." Điều này làm giảm đáng kể yêu cầu năng lượng do không cần khối opamp phức tạp như trong nhiều kiến trúc ADC khác. Nguyên lý thiết kế SAR ADC hoạt động bằng cách sử dụng thanh ghi SAR để thử các giá trị từ bit cao nhất (MSB) đến bit thấp nhất (LSB). Trong mỗi bước chuyển đổi, một giá trị nhị phân được đặt vào DAC (Digital to Analog Converter), và đầu ra DAC này được so sánh với tín hiệu đầu vào tương tự. Kết quả so sánh sẽ điều chỉnh bit tiếp theo trong thanh ghi SAR. Quá trình này lặp lại cho đến khi tất cả các bit được xác định, tạo ra đầu ra số. "Luận văn thực hiện Sample rate = 32Mhz / 12 = 2.67 Mhz @ 2Mhz để mạch hoạt động tốt hơn." Với đặc điểm cấu trúc nhỏ gọn, SAR ADC không chỉ giảm diện tích chip mà còn mang lại hiệu quả cao trong việc tối ưu công suất tiêu thụ, làm cho nó trở thành thành phần lý tưởng cho các ứng dụng kỹ thuật vi điện tử và truyền thông tốc độ cao đòi hỏi hiệu quả năng lượng cao.

V. Kết quả mô phỏng và Hiệu năng thực tế của Bộ thu tốc độ cao

Việc đánh giá hiệu năng bộ thu là một bước không thể thiếu để xác minh tính hiệu quả và độ tin cậy của thiết kế bộ thu tốc độ cao. Luận văn Thạc sĩ này đã trình bày chi tiết các kết quả mô phỏng mạch tốc độ cao của cả Receiver và ADC sử dụng công cụ Cadence, đảm bảo rằng thiết kế đáp ứng các tiêu chuẩn nghiêm ngặt cho truyền thông tốc độ cao.

Đối với khối Receiver, các kịch bản mô phỏng được thiết lập để đánh giá từng khối chức năng riêng lẻ và toàn bộ hệ thống. Cụ thể, khối HSRX_CTLE đã được mô phỏng để quét các mức EQ_level, thể hiện khả năng bù suy hao kênh một cách hiệu quả. Kết quả mô phỏng của khối Gain Buffer (HSRX_singbuff) cho thấy khả năng khuếch đại tín hiệu với độ lợi cao mà không làm biến dạng. Cuối cùng, toàn bộ khối HSRX_Receiver được kiểm tra thông qua Eye Diagram đầu vào và đầu ra. Eye Diagram là một công cụ trực quan mạnh mẽ để đánh giá hiệu năng bộ thu, cho phép kiểm tra độ mở của mắt (eye height) và độ jitter (eye width), những yếu tố quyết định chất lượng tín hiệu. "Thiết kế phải đạt được height eye cao cũng như jitter nhỏ." Các kết quả này sau đó được so sánh với thông số kỹ thuật MIPI D-PHY phiên bản 2.1, một tiêu chuẩn ngành quan trọng, để đảm bảo thiết kế đáp ứng các yêu cầu về tốc độ 4.5 Gbps với suy hao cho phép.

Phần mô phỏng SAR ADC tập trung vào việc xác định các thông số hiệu năng chính. Các kết quả bao gồm biểu đồ FFT (Fast Fourier Transform) của tín hiệu đầu ra để phân tích nhiễu mạch và các thành phần hài. "FFT plot với 4096 điểm" cung cấp cái nhìn sâu sắc về chất lượng tín hiệu số hóa. Các chỉ số quan trọng như Tỷ lệ tín hiệu trên nhiễu (SNR), Tỷ lệ tín hiệu trên nhiễu và méo (SNDR), Dải động không giả (Spurious Free Dynamic Range – SFDR) và Số bit hiệu dụng (ENOB) được tính toán và trình bày. "SFDR càng cao thì chất lượng ADC càng tốt." Các thông số này là thước đo định lượng về độ chính xác và độ trung thực của bộ chuyển đổi ADC. Ngoài ra, công suất tiêu thụ của SAR ADC cũng được đánh giá hiệu năng bộ thu để đảm bảo thiết kế đạt được mục tiêu tối ưu công suất tiêu thụ thấp. Cuối cùng, các kết quả mô phỏng ADC được so sánh với các bài báo khoa học khác, khẳng định sự cạnh tranh và đóng góp của luận văn Thạc sĩ vào lĩnh vực kỹ thuật vi điện tử.

Tổng thể, các kết quả mô phỏng này khẳng định rằng thiết kế bộ thu tốc độ cao được đề xuất trong luận văn Thạc sĩ không chỉ khả thi mà còn đạt được hiệu suất vượt trội, đáp ứng các yêu cầu khắt khe của truyền thông tốc độ cao trong các ứng dụng hiện đại, đặc biệt là với sự kết hợp của công nghệ FinFET và kiến trúc bộ thu ADC-based.

5.1. Đánh giá hiệu năng bộ thu Eye Diagram và tỷ lệ lỗi bit BER

Đánh giá hiệu năng bộ thu là một bước quan trọng để xác định chất lượng của truyền dữ liệu Gigabit. Eye Diagram là một biểu đồ thể hiện chồng chập các khoảng thời gian đơn vị (Unit Interval – UI) của tín hiệu. "Trong Eye diagram, height eye và jitter là hai thông số cần được thiết kế." Độ mở của mắt (eye height) cho biết biên độ nhiễu và độ méo biên độ, trong khi độ rộng của mắt (eye width) thể hiện độ jitter và méo thời gian. Một mắt mở rộng, rõ ràng cho thấy tín hiệu chất lượng cao với nhiễu thấp và jitter nhỏ, đồng nghĩa với độ nhạy bộ thu tốt. Ngược lại, một mắt đóng hẹp hoặc có nhiều nhiễu chỉ ra chất lượng tín hiệu kém và tỷ lệ lỗi bit (BER) cao. Mặc dù BER không được đề cập trực tiếp trong các thông số Eye Diagram trong đoạn trích, nhưng nó là hệ quả trực tiếp của chất lượng mắt. Một bộ thu tốc độ cao phải đạt được BER thấp để đảm bảo độ tin cậy của hệ thống. Ví dụ, "MIPI D-PHY version 2.1... thiết kế đầu ra phải đạt được 10% error Unit interval (UI)", điều này ám chỉ một ngưỡng BER cụ thể. Việc mô phỏng mạch tốc độ cao và phân tích Eye Diagram cung cấp cái nhìn sâu sắc về cách các kỹ thuật equalizer thích ứng và khôi phục xung nhịp dữ liệu (CDR) ảnh hưởng đến hiệu suất cuối cùng.

5.2. Mô phỏng SAR ADC SNR SNDR ENOB công suất tiêu thụ

Mô phỏng SAR ADC là bước then chốt để đảm bảo bộ chuyển đổi ADC/DAC hoạt động hiệu quả trong kiến trúc bộ thu ADC-based. Các thông số như Tỷ lệ tín hiệu trên nhiễu (SNR) và Tỷ lệ tín hiệu trên nhiễu và méo (SNDR) là các chỉ số quan trọng đo lường chất lượng của quá trình số hóa. SNR đánh giá tỷ lệ giữa công suất tín hiệu và công suất nhiễu, trong khi SNDR bao gồm cả nhiễu và méo hài. "SFDR càng cao thì chất lượng ADC càng tốt." SFDR (Spurious Free Dynamic Range) cho biết dải động mà tín hiệu không bị ảnh hưởng bởi các thành phần giả hoặc méo. Số bit hiệu dụng (ENOB) là một thước đo thực tế về độ phân giải của ADC, phản ánh hiệu suất tổng thể sau khi đã tính đến nhiễu và méo. "ENOB = SINAD / 1.02." Bên cạnh các chỉ số này, công suất tiêu thụ là một yếu tố cực kỳ quan trọng đối với thiết kế mạch tích hợp tốc độ cao trong các ứng dụng di động và IoT. Các kết quả mô phỏng đã được so sánh với các bài báo khoa học khác (Bảng 13) để xác nhận hiệu suất cạnh tranh của SAR ADC được thiết kế. Việc tối ưu hóa từng khối trong SAR ADC, từ bộ lấy mẫu và giữ (Sample and Hold) đến khối logic SAR, đều nhằm mục đích đạt được hiệu suất cao nhất với công suất tiêu thụ thấp, phù hợp với các mục tiêu của luận văn Thạc sĩ này.

VI. Tương lai của Thiết kế bộ thu tốc độ cao Xu hướng và Tiềm năng

Lĩnh vực thiết kế bộ thu tốc độ cao đang chứng kiến những bước tiến vượt bậc, không ngừng mở rộng giới hạn về hiệu suất và khả năng tích hợp. Luận văn Thạc sĩ về thiết kế bộ thu dữ liệu 7.2 Gbps trên công nghệ 18nm FinFET này là một minh chứng cho sự đổi mới trong kỹ thuật vi điện tử, mang lại những đóng góp quan trọng cho truyền thông tốc độ cao và các ứng dụng mới nổi.

Sự phát triển của công nghệ FinFET đã cách mạng hóa khả năng kiểm soát dòng rò và tối ưu công suất tiêu thụ ở các nút công nghệ nhỏ hơn. Điều này là tối cần thiết cho việc tiếp tục thu nhỏ kích thước transistor và tăng tốc độ hoạt động của các mạch tích hợp tốc độ cao. Khi các tiêu chuẩn truyền thông tiến tới 5G và 6G, yêu cầu về băng thông rộng, độ trễ thấp và hiệu quả năng lượng sẽ càng khắt khe hơn. FinFET cung cấp một nền tảng vững chắc để xây dựng các bộ thu RF, bộ thu quang và mạch thu tín hiệu số có khả năng đáp ứng những yêu cầu này.

Ngoài ra, sự dịch chuyển sang kiến trúc bộ thu dựa trên ADC (ADC-based Receiver) mở ra những chân trời mới cho việc xử lý tín hiệu. Khả năng tích hợp bộ chuyển đổi ADC/DAC với DSP cho phép các giải pháp cân bằng tín hiệu linh hoạt và hỗ trợ các sơ đồ điều chế tiên tiến. Điều này không chỉ cải thiện độ nhạy bộ thu và tỷ lệ lỗi bit (BER) mà còn giúp hệ thống thích nghi tốt hơn với môi trường truyền dẫn phức tạp và nhiễu loạn. Các hệ thống thu phát trong tương lai sẽ ngày càng phụ thuộc vào khả năng xử lý tín hiệu số mạnh mẽ để vượt qua các thách thức về suy hao kênh và nhiễu.

Các ứng dụng thực tiễn của những tiến bộ này rất rộng lớn. Từ các trung tâm dữ liệu đòi hỏi truyền dữ liệu Gigabit với khoảng cách xa, đến các thiết bị di động trong Internet of Things (IoT) yêu cầu công suất thấp và tốc độ cao. Thiết kế SerDes (Serializer/Deserializer) hiệu quả là yếu tố sống còn để kết nối các chip và hệ thống con, nơi các bộ thu tốc độ cao đóng vai trò trung tâm. Việc tiếp tục nghiên cứu và mô phỏng mạch tốc độ cao, cùng với việc phân tích nhiễu mạch và đánh giá hiệu năng bộ thu một cách toàn diện, sẽ là chìa khóa để khai thác tối đa tiềm năng của các công nghệ này.

Thành công của luận văn Thạc sĩ này trong việc thiết kế bộ thu tốc độ cao 7.2 Gbps trên FinFET không chỉ cung cấp một giải pháp cụ thể mà còn mở ra hướng nghiên cứu mới, khuyến khích các nhà khoa học và kỹ sư tiếp tục khám phá và phát triển các công nghệ tiên tiến, định hình tương lai của kỹ thuật vi điện tử và truyền thông tốc độ cao trên toàn cầu.

6.1. Hướng phát triển kỹ thuật vi điện tử và hệ thống thu phát

Tương lai của kỹ thuật vi điện tử trong hệ thống thu phát được định hình bởi nhu cầu về tốc độ cao hơn, công suất thấp hơn và khả năng tích hợp lớn hơn. Các thế hệ mạng di động tiếp theo như 5G và 6G đặt ra yêu cầu cực kỳ cao về băng thông và độ trễ, đòi hỏi các bộ thu RF và bộ thu quang phải có khả năng xử lý lượng dữ liệu khổng lồ với hiệu suất năng lượng tối đa. Việc ứng dụng các công nghệ như FinFET, với khả năng kiểm soát dòng rò vượt trội, sẽ trở nên phổ biến hơn. Đồng thời, sự phát triển của kỹ thuật tương tự số hỗn hợp (Mixed-signal) sẽ là xu hướng chính, kết hợp ưu điểm của cả xử lý tín hiệu tương tự và số. "Nhiều giải pháp đã được đề xuất để đáp ứng nhu cầu này, và một trong số đó là thu nhỏ kích thước transistor." Các nghiên cứu sẽ tiếp tục tập trung vào tối ưu công suất tiêu thụ cho mọi khối chức năng, từ bộ khuếch đại nhiễu thấp (LNA) đến bộ chuyển đổi ADC/DAC, để kéo dài tuổi thọ pin cho các thiết bị di động và giảm chi phí vận hành cho các trung tâm dữ liệu. Thiết kế ASIC và mô phỏng mạch tốc độ cao sẽ đóng vai trò trung tâm trong quá trình đổi mới này.

6.2. Luận văn Thạc sĩ Đóng góp vào truyền thông tốc độ cao và IoT

Công trình luận văn Thạc sĩ về thiết kế bộ thu tốc độ cao này có ý nghĩa quan trọng trong bối cảnh phát triển của truyền thông tốc độ cao và Internet of Things (IoT). Bằng cách đề xuất một kiến trúc bộ thu mới với công nghệ FinFET và bộ thu ADC-based, luận văn đã giải quyết trực tiếp các thách thức về suy hao kênh, nhiễu và công suất tiêu thụ trong các hệ thống thu phát hiện đại. Đặc biệt, việc đạt được tốc độ 7.2 Gbps/làn là một cột mốc đáng chú ý, vượt qua hiệu suất của nhiều tiêu chuẩn hiện hành. "Với nhiều ưu điểm như đã đề cập ở trên, các ứng dụng của công nghệ FinFET ngày càng trở nên phổ biến và được tích hợp nhiều hơn trong nhiều thiết kế tốc độ cao và công suất thấp bao gồm các liên kết vào/ra tốc độ cao (HSIO)." Những đóng góp này không chỉ mang lại một giải pháp cụ thể cho việc thiết kế mạch tích hợp tốc độ cao mà còn mở ra hướng nghiên cứu cho các ứng dụng trong truyền dữ liệu Gigabit, từ các thiết bị di động thông minh đến các trung tâm dữ liệu khổng lồ. Việc áp dụng các kỹ thuật equalizer thích ứng tiên tiến và nguyên lý thiết kế ADC tối ưu đã nâng cao độ nhạy bộ thu và giảm tỷ lệ lỗi bit (BER), từ đó tăng cường độ tin cậy và hiệu quả của các hệ thống truyền thông tốc độ cao, góp phần vào sự phát triển của IoT và kỷ nguyên kết nối.

30/09/2025

Bạn đang xem trước tài liệu:

Luận văn tốt nghiệp thạc sĩ gvhd pgs ts hoàng trang

Tải đầy đủ

Nội dung chính

Chắc chắn rồi, với 10 năm kinh nghiệm, tôi sẽ phân tích và xây dựng nội dung SEO chuyên sâu cho luận văn này, đảm bảo tính học thuật và khả năng tiếp cận cao.

Tổng quan nghiên cứu

Nhu cầu truyền tải dữ liệu toàn cầu đang tăng trưởng với tốc độ chóng mặt, đặt ra thách thức lớn cho các hệ thống giao tiếp tốc độ cao (HSIO). Trong khi các tiêu chuẩn như MIPI D-PHY phiên bản 2.1 đã đẩy giới hạn lên 4.5 Gbps/làn, sự bùng nổ của các ứng dụng như màn hình 8K, trung tâm dữ liệu và Internet of Things (IoT) đòi hỏi băng thông lớn hơn nữa. Vấn đề cốt lõi nằm ở việc tín hiệu bị suy hao nghiêm trọng trên kênh truyền khi hoạt động ở tần số cao, gây ra bởi các hiệu ứng vật lý như hiệu ứng bề mặt và suy hao điện môi, làm giảm chất lượng và giới hạn tốc độ.

Nghiên cứu này giải quyết trực tiếp thách thức đó bằng cách đề xuất một giải pháp đột phá: thiết kế và mô phỏng một bộ thu dữ liệu (receiver) hiệu năng cao, đạt tốc độ 7.2 Gbps trên công nghệ 18nm FinFET tiên tiến. Mục tiêu cụ thể là phát triển một kiến trúc mới có khả năng bù đắp hiệu quả sự suy hao của kênh truyền, đảm bảo tín hiệu được khôi phục chính xác ngay cả trong những điều kiện hoạt động khắc nghiệt nhất (PVT corners).

Phạm vi của luận văn tập trung vào việc thiết kế từ cấp độ sơ đồ, mô phỏng và xác minh hiệu năng của bộ thu trên bộ công cụ Cadence, trong khoảng thời gian nghiên cứu từ tháng 02/2021 đến tháng 12/2021. Ý nghĩa của nghiên cứu nằm ở việc đẩy tốc độ truyền dữ liệu tăng hơn 60% so với chuẩn công nghiệp hiện hành, mở đường cho thế hệ tiếp theo của các thiết bị điện tử tiêu dùng và hạ tầng mạng.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nền tảng của luận văn được xây dựng trên sự kết hợp của các lý thuyết và mô hình công nghệ tiên tiến trong lĩnh vực thiết kế vi mạch.

Công nghệ Transistor FinFET (Fin Field-Effect Transistor): Đây là lý thuyết nền tảng cho toàn bộ thiết kế. Không giống như cấu trúc phẳng của MOSFET truyền thống, FinFET sở hữu cấu trúc cổng ba chiều (3D gate) bao quanh kênh dẫn. Cấu trúc này cho phép kiểm soát dòng điện tốt hơn, giảm đáng kể dòng rò (leakage current) và tăng cường hiệu suất chuyển mạch. Đối với các tiến trình công nghệ dưới 22nm, FinFET là giải pháp bắt buộc để cân bằng giữa tốc độ, công suất và mật độ tích hợp. Luận văn khai thác triệt để ưu điểm này của công nghệ 18nm để đạt được tốc độ 7.2 Gbps.
Lý thuyết cân bằng tín hiệu tốc độ cao (High-Speed Equalization): Khi tín hiệu truyền đi với tốc độ hàng Gigabits/giây, kênh truyền vật lý (như đường mạch trên PCB) hoạt động như một bộ lọc thông thấp, làm suy hao các thành phần tần số cao của tín hiệu và gây ra hiện tượng giao thoa giữa các ký tự (Intersymbol Interference - ISI). Lý thuyết cân bằng tín hiệu tập trung vào việc thiết kế các bộ lọc để bù đắp cho sự suy hao này. Luận văn áp dụng cụ thể mô hình Cân bằng tuyến tính thời gian liên tục (Continuous Time Linear Equalization - CTLE), một kỹ thuật tăng độ lợi có chọn lọc ở các tần số cao để "mở" lại biểu đồ mắt của tín hiệu.

Các khái niệm chính được sử dụng xuyên suốt bao gồm:

Lớp vật lý (PHY): Khối mạch trung tâm chịu trách nhiệm cho việc truyền và nhận tín hiệu vật lý giữa các chip.
Bộ thu dựa trên ADC (ADC-based Receiver): Một kiến trúc hiện đại cho phép chuyển đổi tín hiệu analog nhận được sang dạng số từ sớm, tạo điều kiện cho việc xử lý tín hiệu số (DSP) phức tạp và linh hoạt hơn để cân bằng và khôi phục dữ liệu.
Biểu đồ mắt (Eye Diagram): Một công cụ đo lường và trực quan hóa chất lượng của tín hiệu số tốc độ cao, thể hiện mức độ nhiễu, jitter và biên độ tín hiệu.

Phương pháp nghiên cứu

Luận văn áp dụng phương pháp nghiên cứu định lượng thông qua thiết kế và mô phỏng. Quá trình này được thực hiện một cách có hệ thống để đảm bảo độ tin cậy và chính xác của kết quả.

Nguồn dữ liệu: Dữ liệu đầu vào cho quá trình mô phỏng là một chuỗi nhị phân giả ngẫu nhiên PRBS9 (Pseudorandom Binary Sequence). Chuỗi này có độ dài 511 bit, chứa hầu hết các mẫu bit có thể xảy ra, đảm bảo việc kiểm tra bộ thu trong kịch bản gần với thực tế nhất. Kênh truyền được mô hình hóa theo tiêu chuẩn công nghiệp để phản ánh chính xác suy hao tín hiệu.
Phương pháp phân tích: Toàn bộ quá trình thiết kế, mô phỏng và phân tích được thực hiện trên bộ công cụ chuyên dụng Cadence Virtuoso. Phương pháp phân tích chính là mô phỏng miền thời gian (transient analysis) để tạo ra biểu đồ mắt và đánh giá các thông số như độ mở mắt (eye height/width) và jitter. Ngoài ra, mô phỏng miền tần số (AC analysis) được sử dụng để xác minh đáp ứng của bộ cân bằng CTLE. Thiết kế được kiểm tra qua tất cả các góc quy trình, điện áp và nhiệt độ (PVT corners) để đảm bảo hoạt động ổn định trong mọi điều kiện.
Timeline nghiên cứu: Dự án được thực hiện nghiêm ngặt trong 10 tháng, từ giai đoạn nghiên cứu lý thuyết (tháng 02/2021) đến khi hoàn thành mô phỏng và viết báo cáo cuối cùng (tháng 12/2021).

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng và phân tích đã mang lại những kết quả đột phá, xác nhận tính hiệu quả của kiến trúc được đề xuất.

Đạt thành công tốc độ truyền dữ liệu 7.2 Gbps: Phát hiện quan trọng nhất là bộ thu được thiết kế hoạt động ổn định và chính xác ở tốc độ 7.2 Gbps. Con số này cao hơn khoảng 60% so với tốc độ tối đa 4.5 Gbps của tiêu chuẩn MIPI D-PHY 2.1, một bước tiến đáng kể trong lĩnh vực giao tiếp tốc độ cao.
Hiệu quả vượt trội của kiến trúc "Folded Cascode CTLE": Kiến trúc CTLE đề xuất đã chứng minh khả năng bù suy hao vượt trội. So với các thiết kế CTLE truyền thống, kiến trúc này cung cấp độ lợi đỉnh (peaking gain) cao hơn và băng thông rộng hơn. Điều này đặc biệt rõ rệt ở góc quy trình chậm-chậm (SS corner), nơi các mạch bán dẫn hoạt động yếu nhất, đảm bảo bộ thu vẫn hoạt động tin cậy.
Chất lượng tín hiệu xuất sắc thể hiện qua Biểu đồ mắt: Kết quả mô phỏng cho thấy biểu đồ mắt tại ngõ ra của bộ thu rất rõ nét và ổn định. Cụ thể, độ mở của mắt theo chiều cao (Eye Height) và chiều rộng (Eye Width) đều vượt qua các yêu cầu nghiêm ngặt của tiêu chuẩn công nghiệp. Độ rộng mắt đạt hơn 0.7 UI (Unit Interval), cho thấy mức độ jitter rất thấp và lề thời gian an toàn lớn cho việc lấy mẫu dữ liệu.
Tối ưu hóa về công suất và hiệu năng: Bằng cách sử dụng các linh kiện lõi (core devices) có điện áp ngưỡng thấp (Low-Vth) và hoạt động với nguồn điện áp thấp khoảng 0.8V, thiết kế đã đạt được hiệu quả năng lượng cao. Mức tiêu thụ điện năng được giữ ở mức hợp lý dù hoạt động ở tốc độ rất cao.

Thảo luận kết quả

Thành công của nghiên cứu đến từ sự kết hợp của nhiều yếu tố. Tốc độ 7.2 Gbps là kết quả trực tiếp của việc tận dụng hiệu suất chuyển mạch vượt trội của công nghệ 18nm FinFET và hiệu quả của kiến trúc CTLE mới. Kiến trúc "folded cascode CTLE" giải quyết được bài toán cân bằng giữa độ lợi và băng thông, một thách thức lớn trong các thiết kế trước đây.

Khi so sánh với các nghiên cứu khác, luận văn này không chỉ đạt được tốc độ cao hơn mà còn đề xuất một giải pháp kiến trúc cụ thể có thể áp dụng vào thực tế. Ví dụ, các mô hình CTLE của Hanumolu hay Gondi, dù là nền tảng, thường gặp giới hạn về độ lợi hoặc băng thông. Thiết kế đề xuất đã khắc phục được những nhược điểm này.

Dữ liệu hiệu năng của bộ thu có thể được trực quan hóa hiệu quả. Đáp ứng tần số của khối CTLE được trình bày qua biểu đồ Bode, cho thấy rõ độ lợi đỉnh tại tần số Nyquist (3.6 GHz). Chất lượng tín hiệu tổng thể được đánh giá qua biểu đồ mắt, nơi trục tung biểu diễn biên độ điện áp và trục hoành biểu diễn thời gian. Một biểu đồ mắt "mở to" và "sạch sẽ" là minh chứng rõ ràng nhất cho một thiết kế thành công.

Đề xuất và khuyến nghị

Từ các kết quả đạt được, luận văn đưa ra 4 khuyến nghị cụ thể, có tính ứng dụng cao cho ngành công nghiệp bán dẫn và các lĩnh vực liên quan:

Áp dụng kiến trúc "folded cascode CTLE" vào các thiết kế SerDes (Serializer/Deserializer) thế hệ mới cho các giao tiếp như PCIe, USB và Ethernet. Mục tiêu: Nâng băng thông của các giao tiếp này lên trên 16 Gbps/làn. Thời gian thực hiện: 9-12 tháng. Chủ thể thực hiện: Các đội ngũ thiết kế vi mạch Analog/Mixed-Signal tại các công ty bán dẫn.
Tích hợp bộ thu 7.2 Gbps được đề xuất vào các hệ thống trên một vi mạch (SoCs) cho các ứng dụng đòi hỏi băng thông cực cao. Mục tiêu: Phát triển các chip điều khiển màn hình 8K/120Hz hoặc các chip xử lý hình ảnh cho hệ thống camera công nghiệp. Thời gian thực hiện: 18 tháng. Chủ thể thực hiện: Các kỹ sư hệ thống và kiến trúc sư SoC.
Nghiên cứu sâu hơn về việc kết hợp bộ cân bằng CTLE analog với các thuật toán cân bằng kỹ thuật số (ví dụ: DFE - Decision Feedback Equalization) trên nền tảng ADC-based receiver. Mục tiêu: Đạt tốc độ truyền dữ liệu trên 25 Gbps và xử lý các kênh truyền có độ suy hao trên 20 dB. Thời gian thực hiện: 24 tháng. Chủ thể thực hiện: Các viện nghiên cứu, trường đại học và bộ phận R&D của các tập đoàn công nghệ.
Phát triển một thư viện các khối IP (Intellectual Property) dựa trên thiết kế này, được đặc tả hóa cho các tiến trình công nghệ khác nhau (ví dụ: 10nm, 7nm). Mục tiêu: Giảm thời gian đưa sản phẩm ra thị trường (time-to-market) cho các công ty thiết kế chip. Thời gian thực hiện: 12-18 tháng. Chủ thể thực hiện: Các công ty cung cấp IP bán dẫn.

Đối tượng nên tham khảo luận văn

Luận văn này là một tài liệu giá trị cho nhiều nhóm đối tượng trong và ngoài môi trường học thuật:

Kỹ sư thiết kế vi mạch (IC Design Engineers): Đây là đối tượng hưởng lợi trực tiếp nhất. Luận văn cung cấp một case study chi tiết về thiết kế mạch tốc độ cao trên công nghệ FinFET, từ lý thuyết, phân tích kiến trúc đến kỹ thuật mô phỏng. Họ có thể học hỏi kiến trúc "folded cascode CTLE" và áp dụng vào các dự án thiết kế PHY, SerDes để giải quyết các vấn đề về suy hao tín hiệu.
Sinh viên và Nghiên cứu sinh: Đối với sinh viên đại học và học viên cao học ngành Kỹ thuật Điện tử hoặc Viễn thông, luận văn là một tài liệu tham khảo thực tiễn và chuyên sâu. Nó không chỉ củng cố kiến thức lý thuyết mà còn minh họa cách áp dụng chúng vào một bài toán công nghiệp thực tế, rất hữu ích cho đồ án tốt nghiệp hoặc các dự án nghiên cứu.
Kỹ sư hệ thống và Tích hợp phần cứng: Những người làm việc ở cấp độ hệ thống sẽ hiểu rõ hơn về các thách thức ở tầng vật lý (PHY) và các giải pháp để khắc phục chúng. Kiến thức này giúp họ đưa ra quyết định tốt hơn khi lựa chọn, tích hợp các khối IP vào thiết kế SoC, đảm bảo hiệu năng và tính tương thích của toàn hệ thống.
Quản lý dự án và Giám đốc công nghệ: Luận văn cung cấp cái nhìn sâu sắc về xu hướng và tiềm năng của công nghệ giao tiếp tốc độ cao. Các nhà quản lý có thể dựa vào đây để đánh giá tính khả thi, lợi thế cạnh tranh và đưa ra các quyết định chiến lược đầu tư vào các dòng sản phẩm yêu cầu băng thông lớn trong tương lai.

Câu hỏi thường gặp

Tại sao luận văn chọn công nghệ 18nm FinFET thay vì CMOS truyền thống? Công nghệ 18nm FinFET có cấu trúc cổng 3D, giúp kiểm soát kênh dẫn hiệu quả hơn, giảm đáng kể dòng rò và tiêu thụ điện năng so với CMOS phẳng. Đối với mạch hoạt động ở tốc độ 7.2 Gbps, việc giảm thiểu điện dung ký sinh và tăng tốc độ chuyển mạch mà FinFET mang lại là yếu tố then chốt để đạt được hiệu năng mục tiêu.
Đóng góp chính của kiến trúc "folded cascode CTLE" là gì? Kiến trúc này giải quyết hai hạn chế lớn của CTLE truyền thống: băng thông và độ lợi bị giới hạn, đặc biệt ở các điều kiện quy trình chậm. Bằng cách sử dụng cấu trúc cascode gập, nó cung cấp độ lợi cao hơn và băng thông rộng hơn, giúp bù suy hao kênh truyền hiệu quả hơn và đảm bảo tín hiệu được phục hồi chính xác ngay cả ở tốc độ cao.
Tốc độ 7.2 Gbps có ý nghĩa thực tiễn như thế nào? Tốc độ này không chỉ đáp ứng mà còn vượt xa yêu cầu của nhiều ứng dụng hiện tại. Nó cho phép truyền tải video 8K không nén, hỗ trợ các giao tiếp siêu nhanh trong trung tâm dữ liệu, và là nền tảng cho các hệ thống thực tế ảo (VR/AR) thế hệ mới. Nó nhanh hơn khoảng 60% so với tiêu chuẩn phổ biến MIPI D-PHY 2.1 (4.5 Gbps), mở ra nhiều khả năng ứng dụng mới.
Biểu đồ mắt (Eye Diagram) cho biết điều gì về chất lượng thiết kế? Biểu đồ mắt là một công cụ trực quan để đánh giá sức khỏe của tín hiệu. Độ "mở" của mắt theo chiều dọc cho thấy khả năng chống nhiễu, còn độ mở theo chiều ngang cho thấy sai lệch thời gian (jitter). Một biểu đồ mắt rộng và cao, như kết quả đạt được trong luận văn, chứng tỏ tín hiệu ổn định, ít nhiễu và jitter thấp, đảm bảo việc khôi phục dữ liệu có độ tin cậy cao.
Luận văn này có thể được phát triển tiếp theo hướng nào? Hướng phát triển tiềm năng bao gồm việc chế tạo chip vật lý (tape-out) để xác thực kết quả mô phỏng, tích hợp thêm các thuật toán cân bằng kỹ thuật số (DSP) để xử lý các kênh truyền suy hao lớn hơn, và tối ưu hóa thiết kế để đạt tốc độ trên 10 Gbps hoặc giảm công suất tiêu thụ xuống mức cực thấp cho các thiết bị di động.

Kết luận

Luận văn đã trình bày một cách toàn diện quá trình nghiên cứu, thiết kế và xác minh một bộ thu dữ liệu hiệu năng cao. Những đóng góp chính và kết quả đạt được có thể tóm tắt như sau:

Thành công thiết kế và mô phỏng bộ thu dữ liệu tốc độ 7.2 Gbps trên công nghệ 18nm FinFET.
Đề xuất và kiểm chứng hiệu quả của kiến trúc "folded cascode CTLE" trong việc cải thiện đáng kể băng thông và độ lợi bù suy hao.
Kết quả mô phỏng cho thấy hiệu năng vượt trội so với tiêu chuẩn MIPI D-PHY 2.1, với biểu đồ mắt rõ nét và ổn định trên tất cả các điều kiện PVT.
Chứng minh tiềm năng của công nghệ FinFET và kiến trúc ADC-based receiver cho các ứng dụng truyền dẫn dữ liệu thế hệ tiếp theo.
Tạo tiền đề vững chắc cho các nghiên cứu phát triển các giao tiếp SerDes tốc độ trên 10 Gbps và cao hơn trong tương lai.

Đóng góp chính: Luận văn cung cấp một giải pháp thiết kế khả thi, hiệu quả và đã được kiểm chứng cho tầng vật lý (PHY) tốc độ siêu cao. Bước tiếp theo: Kế hoạch chế tạo thử nghiệm (tape-out) và đo lường trên chip vật lý dự kiến trong vòng 12-18 tháng tới để xác thực toàn diện. Lời kêu gọi: Để tìm hiểu sâu hơn về các kỹ thuật thiết kế, phương pháp mô phỏng và phân tích kết quả chi tiết, mời quý độc giả tham khảo toàn văn luận văn.

Trích đoạn nội dung tài liệu

A萎I H窺C QU渦C GIA TP. HCM VT姶云PI"A萎I H窺C BÁCH KHOA ---------------o0o--------------- HÀ NAM ANH THI蔭T K蔭 B浦 THU D頴 LI烏U V閏I 7.2 GBPS TRÊN CÔNG NGH烏 18nm FinFET A 7.2 GBPS RECEIVER DESIGN IN PHY SIMULATED WITH ALL PVTS IN 18nm FinFET Chuyên ngành: K悦 thu壱v"8k羽n t穎 Mã s嘘: 8520203 LU一P"X;P"VJ萎E"U TP. H唄 CHÍ MINH, tháng 01 p<o 2022 Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang EðPI"VTîPJ"A姶営C HOÀN THÀNH T萎I: VT姶云PI"A萎I H窺C BÁCH KHOA ÎAJSI"-HCM Cán b瓜 j逢噂ng d磯n khoa h丑c : PGS. Hoàng Trang Cán b瓜 ch医m nh壱n xét 1 : TS.

Hu nh Phú Mipj"E逢運ng Cán b瓜 ch医m nh壱n xét 2 : TS. Nguy宇p"N#"Vjk‒p"Vt逢運ng Lu壱p"x<p"vj衣e"u "8逢嬰c b違o v羽 t衣i Tr逢運ng A衣i h丑c Bách Khoa, AHQG Tp. HCM pi {"38""vjƒpi""23"p<o" 2022 Thành ph亥n H瓜i 8欝ng 8ƒnh giá lu壱n v<n th衣c s g欝m: 1. Ch栄 t鵜ch: TS.

Tr亥n Hoàng Linh 2. Vj逢"m#: TS. Nguy宇p"N#"Vjk‒p"Vt逢運ng 3. Ph違n bi羽n 1: TS.

Nguy宇p"Okpj"U挨p 4. Ph違n bi羽n 2: TS. Hu pj"Rj¿"Okpj"E逢運ng 5. 曳y viên: TS.

Bùi Tr丑ng Tú Xác nh壱n c栄a Ch栄 t鵜ch H瓜i 8欝ng 8ƒph giá LV và Vt逢荏ng Khoa qu違n lý chuyên ngành sau khi lu壱n v<n 8ã 8逢嬰c s穎a ch英a (n院u có). CH曳 T卯CH H浦K"A唄NG VT姶雲NG KHOA AK烏P"AK烏N T盈 PGS. Hoàng Trang i Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang A萎I H窺C QU渦C GIA TP.HCM C浦NG HÒA XÃ H浦I CH曳 PIJ C"XK烏T NAM VT姶云PI"A萎I H窺C BÁCH KHOA A瓜c l壱p - T詠 do - H衣nh phúc NHI烏M V影 LU一P"X;P"VJ萎C U H丑 tên h丑c viên: Hà Nam Anh. P挨k"ukpj<"X pi"V w.

Chuyên ngành: K悦 thu壱v"8k羽n t穎. VçP"A陰 TÀI: THI蔭T K蔭 B浦 THU D頴 LI烏U V閏I 7.2 GBPS TRÊN CÔNG NGH烏 18nm FinFET (A 7.2 GBPS RECEIVER DESIGN IN PHY SIMULATED WITH ALL PVTS IN 18nm FinFET). NHI烏M V影 VÀ N浦I DUNG: Th詠c hi羽n thi院t k院 b瓜 thu v噂i t嘘e"8瓜 7.2 Gbps trên 18nm FinFET PDK và mô ph臼ng trên Cadence tools. NGÀY GIAO NHI烏M V影 : 22/02/2021.

NGÀY HOÀN THÀNH NHI烏M V影: 05/12/2021. CÁN B浦 J姶閏NG D郁N: PGS. CÁN B浦 J姶閏NG D郁N CH曳 NHI烏M B浦 OðP"AÉQ"V萎O PGS. Hoàng Trang VT姶雲NG KHOA AK烏N - AK烏N T盈 ii Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang L云I C謂O"愛P L運k"8亥u tiên em g穎i l運i c違o"挨p"8院n th亥y PGS.TS Jq pi"Vtcpi"8«"v壱n tình giúp 8叡." j逢噂ng d磯p" 8吋 em hoàn thi羽p" 8隠 v k" p {0" Go" e pi" zkp" e違o" 挨p" e»pi" v{" vjk院t k院 vi m衣ch SAVARTI 8«"ik¿r"8叡, h厩 tr嬰 em v隠 e挨"u荏 v壱t ch医t và s穎 d映ng tools t嘘v"j挨p0 Trong quá trình th詠c hi羽n lu壱p"x<p"v嘘t nghi羽p, nh壱n th医{"o·pj"8«"e嘘 g逸ng h院t s泳e"pj逢pg vì ki院n th泳c v磯n còn h衣n h姻p nên v磯n còn nhi隠u thi院u sót, mong th亥y (cô) góp #"8吋 8隠 v k"8逢嬰c t嘘v"j挨p0 A隠 v k"8逢嬰c th詠c hi羽n và mô ph臼pi"f逢噂i s詠 j逢噂ng d磯n c栄a các th亥y cô b瓜 môn 8k羽n t穎 vt逢運pi"A衣i h丑e"Dƒej"Mjqc"x "e»pi"v{"UCXCTVK."8逢嬰c vi院t b荏i chính tay em_ Hà Nam Anh_H丑c viên sau 8衣i h丑c 8衣i h丑c Bách Khoa và không sao chép t瑛 các bài vi院t cá nhân hay t鰻 ch泳c nào khác.

M瓜t l亥n n英a, em xin chân thành c違o"挨p# First of all, I would like to thank Assoc.Dr Hoang Trang who have wholeheartedly guided me to complete this thesis. I would also like to thank the SAVARTI IC design company for helping and supporting me in terms of facilities. In the process of completing my graduation thesis, I realized that I have tried my best. Due to my limited knowledge, there are still many shortcomings.

Therefore, your suggestions will make my thesis better. The thesis was simulated under the guidance of the teachers of electronics at the University of Technology and the SAVARTI company. Beside that, the report has been written by me and has not received any previous academic credit at this or any other institution. Hげ Chí Minh, ngày 15 tháng 1 p<o"2022 H丑c viên Hà Nam Anh iii Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang TÓM T溢T LU一P"X;P"VJ萎E"U Trong nh英pi"pi {"8亥u c栄a công ngh羽 s違n xu医v"ejkr"8k羽n t穎, do h衣n ch院 v隠 các thi院t b鵜 bán d磯n, thi院t k院 m衣ch CMOS trong nhi隠u 泳ng d映ng có th吋 là m瓜t thách th泳c.

T嘘e"8瓜 cao, 8k羽p"p<pi"vj医p và tích h嬰p nhi隠w"j挨n trên thi院t k院 chip là nh英ng y院u t嘘逢w"vk‒p"j pi"8亥u c栄a th穎 thách này. Nhi隠u gi違k"rjƒr"8«"8逢嬰e"8逢c"tc"8吋 có th吋 8ƒr"泳pi"8逢嬰c nhu c亥u c栄a các y院u t嘘 trên và m瓜t trong s嘘 8„"n "xk羽c thu nh臼 m ej"vj逢噂c Transistors. Th壱v"mj»pi"oc{."f”pi"8k羽n rò r雨 trong các thi院t b鵜 CMOS s胤 v<pi"n‒p"vtqpi"mjk"m ej"vj逢噂c Transistors thu nh臼 l衣i làm cho các CMOS v磯n tiêu th映 8k羽p"p<pi"vtqpi ch院 8瓜 t逸t ngay c違 v噂k"eƒe"p¿v"sw{"vt·pj"f逢噂k"7po0"A吋 gi違i quy院v"pj逢嬰e"8k吋m này, các k悦 u逢 8«"pijk‒p"e泳u ra th院 h羽 công ngh羽 CMOS m噂i v噂i hi羽u su医v"x逢嬰t tr瓜i [1] - Transistor hi羽u 泳pi"vt逢運ng Fin (FinFET). Không gi嘘pi"pj逢"e医u trúc ph鰯ng c栄c"OQUHGV."e”p"8逢嬰c g丑i là Transistors OQU"8c"e鰻ng, m荏 r瓜ng theo chi隠u th泳 ba.

C医u trúc m噂i 8逢嬰c bao b丑c xung quanh b荏i các l噂p 8k羽n môi, h衣n ch院 hi羽u 泳ng kênh d磯n và dòng rò r雨 th医r"j挨p0" D‒p"e衣pj" 8„."piw{‒p"n#"jq衣t 8瓜ng c栄a FinFET r医t gi嘘ng v噂k"OQUHGV"vj»pi"vj逢運ng. Vì v壱y, công ngh羽 Fin-HGV"8逢嬰c coi là gi違i pháp t嘘t nh医v"8吋 t嘘k"逢w"j„c"u詠 rò r雨荏 các Transistors kênh ng逸p"x "8cpi"f亥n thay th院 các thi院t b鵜 EOQU"f逢噂i 22nm [2]. V噂i nhi隠w"逢w"8k吋o"pj逢"8«"8隠 c壱p 荏 trên, các 泳ng d映ng c栄a công ngh羽 FinFET ngày càng tr荏 nên ph鰻 bi院p"x "8逢嬰c tích h嬰p nhi隠w"j挨p"vtqpi"pjk隠u thi院t k院 t嘘e"8瓜 cao và công su医t th医p bao g欝m các liên k院v"8亥w"x q"1"8亥u ra t嘘e"8瓜 cao (HSIO). HSIO h厩 tr嬰 cho nhi隠u 泳ng d映ng v噂i t嘘e"8瓜 d英 li羽u cao hàng Idru"pj逢"8k羽n tho衣i thông minh, thi院t b鵜 8逢嬰c k院t n嘘i di 8瓜ng và các thi院t b鵜 8亥u cu嘘i khác trên Internet of Things (IoT).

M員e"f́"8«"8逢嬰c thi院t k院 t瑛 n¤w"pj逢pi"p„"x磯n còn r医t nhi隠u thách th泳c. M瓜t trong nh英ng thách th泳c l噂n trong HSIO là l噂p v壱t lý (PHY) - trung tâm c栄a b医t k gi違i pháp k院t n嘘i nào [3-4]. Thi院t k院 PHY có th吋 lo衣i b臼 các nhi宇u 8k吋n hình và gi違m các hi羽p"v逢嬰pi"mj»pi"n#"v逢荏pi"mjƒe"vj逢運ng g員p trên k院t n嘘i liên k院t gi英a máy phát và máy thu. MIPI D-PHY là m瓜t ví d映 8k吋n hình c栄c" RJ[" 8逢嬰c phát hành b荏i MIPI." 8吋 h厩 tr嬰 Camera Serial Interface (CSI-2) và Display Serial Interface (DSI) v噂i kênh d磯n ng逸n 8院n kênh d磯n dài [5-9].

Do suy hao th医p 荏 t亥n s嘘 th医p [10], MIPI D-PHY phiên b違n 1.0 và phiên b違n 1.1 ch雨 h厩 tr嬰 t嘘e"8瓜 d英 li羽w"n‒p"8院p"3"Idru"1"n p"x "3."v逢挨pi"泳ng. K吋 t瑛 phiên b違p"304."8吋 v<pi"v嘘e"8瓜 thi院t k院 ejkr."8員e"8k吋m k悦 thu壱t MIPI D-PHY h厩 tr嬰 t嘘e"8瓜 d英 li羽u lên 8院n 4,5 Gbps / làn v噂i s詠 tr嬰 giúp c栄a các k悦 thu壱t thi院t k院 cân b茨ng và hi羽u ch雨pj"8瓜 l羽ej"8吋 d́"8逸p cho s詠 m医t mát và 8瓜 l羽ch trên kênh d磯n0"Fq"8„."suy hao là m瓜t v医p"8隠 8ƒpi"m吋 làm iv Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang gi違m ch医v"n逢嬰ng tín hi羽u b鵜 gây ra b荏i Skin effects, Attenuation, Dispersion and Reflections trên dây d磯n PCB [11-12] và thi院t k院 khôi ph映c d英 li羽u là c亥n thi院v"8吋 bù l衣i s詠 m医t mát này. Có nhi隠u cách ti院p c壱p"8吋 khôi ph映c d英 li羽u. M瓜t trong s嘘 8„"n "u穎 d映ng Continuous Time Linear Equalization (CTLE) cung c医r"8瓜 l嬰i 荏 t亥n s嘘 P{swkuv"8吋 ch嘘ng l衣i s詠 suy hao và bi院n d衣ng kênh d磯n [13].

Nj逢pi"d<pi"vj»pi"x "8瓜 l嬰i c栄c"EVNG"vj»pi"vj逢運pi"n "mj»pi"8栄, 8員c bi羽t là 荏 corner SS (ch壱m - ch壱m) [14-16]. Lý do chính cho v医p"8隠 này là vi羽c s穎 d映ng ki院n vt¿e" vj»pi" vj逢運ng v噂k" m ej" vj逢噂c CMOS l噂p." 8k羽p" ƒr" pi逢叡ng cao và ngu欝n cung c医p 8k羽n áp cao (VDDIO ?"Ð30:XÑ"荏 Typical+0"A吋 kh逸c ph映c v医p"8隠 này, Lu壱p"X<p 8«"8隠 xu医t m瓜t ki院n trúc m噂i v噂i m ej"vj逢噂c CMOS nh臼."8k羽p"ƒr"pi逢叡ng th医p và ngu欝n cung c医r"8k羽n áp th医r"*XFFN"?"Ð20:XÑ"荏 Typical)."8吋 8衣v"8逢嬰c t嘘e"8瓜 ecq"j挨p trên 7.2 Gbps/làn e pi"pj逢"ocng l衣i hi羽u qu違 cao nh医t trong thi院t k院, Lu壱p" X<p"8隠 xu医t s穎 d映ng b瓜 thu d詠a trên b瓜 chuy吋p"8鰻k" v逢挨pi"v詠 sang k悦 thu壱t s嘘 (ADC-based Receiver) - cho phép x穎 lý tín hi羽u k悦 thu壱t s嘘 ph泳c t衣p, linh ho衣v"j挨p"x噂i b瓜 x穎 n#"FUR"8吋 cân b茨ng tín hi羽u và có th吋 d宇 dàng h厩 tr嬰 eƒe"u挨"8欝 8k隠u ch院 nâng cao [17]. Lu壱p" X<p" 8逢嬰c xây d詠ng và t鰻 ch泳e" pj逢" ucw0" Ph亥n gi噂i thi羽w" 8逢嬰c trình bày trong ph亥n I, các nguyên lý thi院t k院 Tgegkxgt" x " CFE" 8逢嬰c trình bày trong ph亥n II x " KKK" v逢挨pi" 泳pi0"Vjgq"8„"n k院t qu違 mô ph臼ng Receiver và ADC 8逢嬰c trình bày l亥p"n逢嬰t trong ph亥n IV và V, cu嘘i cùng, ph亥n k院t lu壱n 8逢嬰c trình bày trong trong ph亥n VI. v Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang ABSTRACT In the early days, due to the restriction on the semi-conductor devices, the CMOS circuit design in many applications could be a challenge.

High-speed, low power, and more integrated on-chip design are the top priority factors of this challenge. Many solutions have been proposed to be able to meet the demands of these factors and one of them is scaling down the transistor size. Unfortunately, the leakage current in the CMOS devices will increase while the transistor size is scaling down and the CMOS still, therefore, consumes power in the shut- mode operation even with process nodes below 5nm. To solve this drawback, a new generation of CMOS technology with superior performance [1] - Fin Field Effect Transistor (FinFET), has been researched.

Unlike the planar structure of MOSFET, FinFET, also known as multi-gate MOS transistors, extends in a third dimension. The wrapped-around gate structure provides a less channel-length modulation and lowers subthreshold leakage. Besides, the working principle of a FinFET is very similar to a conventional MOSFET. Thus, Fin-FET technology is considered to be the best solution to optimize the leakage in short channel transistors and is gradually replacing the CMOS devices below 22nm [2].

With many advantages as mentioned above, the appli-cations of FinFET technology are becoming widespread and more integrated with much high-speed and low power design including the high-speed input/output (HSIO) links. The HSIO supports many applications with multiple Gbps data rates such as smartphones, mobile-connected devices, and other endpoints on the Internet of Things (IoT). Although it has been designed for a long time, it still has a lot of challenges. One of the major challenges in HSIO is the physical layer (PHY) - the heart of any interconnection solution [3-4].

The PHY design could cancel typical noise impairments and reduce other non-idealities usually encountered on a transmitter-to-receiver interconnect. The MIPI D-PHY is a typical example of PHY released by the mobile industry processor interface (MIPI), to support the Camera Serial Interface (CSI-2) and Display Serial Interface (DSI) protocols with the short channel, the standard channel and the long channel [6-9]. Due to low attenuation at low frequency [10], the MIPI D-PHY specification in version 1.1 only supports data rates up to 1 Gbps/lane and 1.5 Gbps/lane, respectively.2, to speed up the chip design, the MIPI D-PHY specification supports data rates up to 4.5 Gbps/lane with the help of the design techniques of equalization and skew calibration to compensate for channel insertion loss and skew among channels. Thus, the loss of channel is a significant issue reducing signal quality caused by skin effects, attenuation, dispersion, and reflections on PCB traces [11-12] and the data recovery design is necessary to compensate for the channel loss.

There are many approaches to data recovery. One of them is using the Continuous Time Linear Equalization (CTLE) provided the peaking gain at Nyquist frequency to counter the channel loss and distortion [13]. But the bandwidth and the gain of the conventional CTLE are not enough, especially at SS (slow - slow) corner [14]. The main reason for this problem would be the use of the conventional architecture with a large CMOS size, high threshold voltage, and high voltage uwrrn{"*XFFKQ"?"Ð30:XÑ"cv"vjg"v{rkecn"eqtpgt+0"Vq"qxgteome this problem, this paper proposed a novel architecture with folded cascode CTLE based on the core devices vi Lu壱p"x<p"v嘘t nghi羽p Th衣e"U """""""""""""""""""""""""" GVHD: PGS.TS Hoàng Trang where the devices have a small CMOS size, low threshold voltage, and low voltage supply *XFFN"?"Ð20:XÑ"cv"vjg"v{rkecn"eqtpgt+"vq"cejkgxg"jkij-speed.

In addition, in order to achieve above 7.

Nội dung được bảo vệ bản quyền — Tải xuống đầy đủ