Luận án tiến sĩ: Hệ thống thiết bị DSP-FPGA thu nhận số liệu vật lý hạt nhân

Luận văn thạc sĩ tập trung vào việc nghiên cứu, thiết kế và xây dựng một hệ thống thiết bị thu nhận và xử lý số liệu ứng dụng kỹ thuật DSP trên nền tảng FPGA,

• Tác giả: Đặng Lành
• Người hướng dẫn: PGS.TS. Nguyễn Nhị Điền
• Trường học: Viện Năng Lượng Nguyên Tử Việt Nam
• Chuyên ngành: Vật lý Nguyên tử
• Đề tài: Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm
• Loại tài liệu: Luận án tiến sĩ
• Năm xuất bản: 2013
• Địa điểm: Đà Lạt

Tóm tắt

I. Tổng quan về hệ thống thu nhận xử lý số liệu DSP FPGA

Hệ thống thu nhận và xử lý số liệu dựa trên kỹ thuật DSP (Digital Signal Processing) qua ứng dụng FPGA (Field-Programmable Gate Array) là giải pháp công nghệ tiên tiến trong nghiên cứu vật lý hạt nhân thực nghiệm. Kỹ thuật DSP cho phép xử lý tín hiệu số hóa từ đầu dò bức xạ một cách nhanh chóng và chính xác. FPGA đóng vai trò nền tảng phần cứng, cung cấp khả năng lập trình linh hoạt và tốc độ xử lý song song cao. Sự kết hợp này tạo ra các hệ phổ kế có hiệu suất vượt trội so với phương pháp xử lý tương tự truyền thống. Nghiên cứu xây dựng hệ thống này tập trung vào việc tối ưu hóa quá trình thu nhận dữ liệu, cải thiện tỷ số tín hiệu trên nhiễu (S/N) và nâng cao độ phân giải năng lượng. Công nghệ FPGA cho phép triển khai các thuật toán phức tạp trên phần cứng với độ trễ thấp. Hệ thống được thiết kế phục vụ các thí nghiệm đo đạc bức xạ gamma và hạt nhân tại các phòng thí nghiệm nghiên cứu vật lý hạt nhân.

1.1. Khái niệm kỹ thuật DSP trong xử lý tín hiệu hạt nhân

Kỹ thuật DSP (Digital Signal Processing) là phương pháp xử lý tín hiệu số sử dụng các phép tính số học trên dữ liệu đã được số hóa. Trong nghiên cứu vật lý hạt nhân, DSP được áp dụng để xử lý các xung điện tử phát ra từ đầu dò khi phát hiện bức xạ. Các phép biến đổi số học bao gồm lọc số, tích chập, khử nhiễu và trích xuất thông tin năng lượng. Kỹ thuật này giúp cải thiện đáng kể chất lượng tín hiệu so với xử lý tương tự truyền thống. Nhờ DSP, các thông tin nguyên thủy từ đầu dò được bảo toàn tốt hơn trong quá trình lượng tử hóa.

1.2. Vai trò của FPGA trong nghiên cứu vật lý thực nghiệm

FPGA là mạch tích hợp có khả năng lập trình lại, cho phép người dùng cấu hình lại logic phần cứng theo nhu cầu ứng dụng. Trong nghiên cứu vật lý hạt nhân, FPGA đảm nhận vai trò nền tảng xử lý tín hiệu số với tốc độ cao và độ trễ thấp. Công nghệ này hỗ trợ xử lý song song, cho phép thực hiện đồng thời nhiều tác vụ phức tạp. FPGA được lập trình bằng ngôn ngữ mô tả phần cứng VHDL, biên dịch qua các công cụ như ISE hoặc Max+plus II. Nhờ tính linh hoạt, FPGA dễ dàng nâng cấp và tùy chỉnh theo yêu cầu cụ thể của từng thí nghiệm.

II. Phân tích vấn đề thu nhận dữ liệu trong vật lý hạt nhân

Quá trình thu nhận dữ liệu trong nghiên cứu vật lý hạt nhân đối mặt nhiều thách thức kỹ thuật nghiêm trọng. Các tín hiệu từ đầu dò bán dẫn thường có dạng xung ngắn với biên độ nhỏ, dễ bị ảnh hưởng bởi nhiễu điện tử nền. Tốc độ đếm cao dẫn đến hiện tượng chồng lấp xung (pile-up), làm giảm độ chính xác đo đạc. Hệ thống xử lý tương tự truyền thống có hạn chế về băng thông xử lý và khả năng chống nhiễu. Việc số hóa tín hiệu đầu dò đòi hỏi bộ chuyển đổi A/D có tốc độ và độ phân giải cao. Các yếu tố thời gian phân giải, độ hụt biên độ và tạp âm ảnh hưởng trực tiếp đến chất lượng phổ đo. Ngoài ra, dung lượng bộ nhớ và khả năng nhập/xuất dữ liệu cũng là những rào cản kỹ thuật cần giải quyết. Những vấn đề này đòi hỏi một giải pháp xử lý số toàn diện và hiệu quả hơn.

2.1. Thách thức khi xử lý tín hiệu xung hạt nhân

Tín hiệu xung hạt nhân từ đầu dò bán dẫn có đặc trưng thời gian rất ngắn, thường ở mức micro giây hoặc nano giây. Nhiễu điện tử nền và nhiễu nhiệt ảnh hưởng lớn đến tỷ số tín hiệu trên nhiễu. Khi tốc độ đếm tăng, hiện tượng chồng lấp xung xảy ra thường xuyên, gây mất mát thông tin. Các yếu tố như thời gian tích lũy điện tích, hằng thời gian suy giảm của tín hiệu cũng cần được kiểm soát chặt chẽ. Việc tối ưu hóa bộ lọc tạo dạng xung là yêu cầu then chốt để cải thiện chất lượng đo đạc.

2.2. Hạn chế của hệ thống xử lý tương tự truyền thống

Hệ thống xử lý tương tự (APS) truyền thống sử dụng các mạch điện tử tuyến tính để khuếch đại và lọc tín hiệu. Các hệ thống này có băng thông hạn chế, tốc độ xử lý chậm và dễ bị ảnh hưởng bởi nhiễu điện từ. Bộ xử lý tương tự khó đáp ứng yêu cầu khi tốc độ đếm cao hoặc khi cần độ phân giải năng lượng tốt. Khả năng tùy chỉnh và nâng cấp phần cứng cũng bị giới hạn nghiêm ngặt. Ngoài ra, việc lưu trữ và xuất dữ liệu phổ thường gặp khó khăn về dung lượng và tốc độ. Những hạn chế này thúc đẩy nghiên cứu chuyển sang giải pháp xử lý số dựa trên DSP và FPGA.

III. Giải pháp xây dựng hệ thống DSP FPGA cho phổ kế hạt nhân

Giải pháp xây dựng hệ thống thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA sử dụng phương pháp MWD (Moving Window Deconvolution) làm cốt lõi xử lý. Phương pháp MWD khử tích chập hàm mũ theo thời gian thực, cho phép tái lập phân bố điện tích ban đầu từ tín hiệu đầu dò. Bộ xử lý tín hiệu số (DPP) được thiết kế gồm các khối chức năng: bộ khuếch tích tiền xử lý (APP), bộ chuyển đổi A/D, bộ xử lý số (DPP), logic chọn xung và bộ nhớ phổ. Ngôn ngữ VHDL được sử dụng để mô tả và lập trình các khối logic trên FPGA. Hệ thống sử dụng cửa sổ trượt với chiều rộng M để tính toán điện tích toàn phần qua các phép MAC (Multiply-Accumulate). Thuật toán khử tích chập chỉ yêu cầu ba phép tính cho mỗi bước thời gian, giúp giảm tải tính toán phần cứng đáng kể. Giải pháp này đảm bảo tốc độ xử lý nhanh, độ chính xác cao và khả năng tùy biến linh hoạt cho nhiều loại thí nghiệm khác nhau.

3.1. Phương pháp MWD khử tích chập hàm mũ theo thời gian thực

Phương pháp MWD (Moving Window Deconvolution) thực hiện khử tích chập hàm mũ của tín hiệu đầu dò trong miền thời gian thực. Thuật toán sử dụng cửa sổ trượt kích thước M, tính toán điện tích toàn phần G(n) dựa trên công thức đệ quy với chỉ ba phép tính mỗi bước. Phương trình đệ quy dạng G(n) = U(n) - U(n-M) + (1-k)ΣU(j) giúp giảm đáng kể số phép tính so với phương pháp tích chập trực tiếp. Đầu ra của bộ MWD là hàm tuyến tính bất biến theo thời gian có bậc tích chập giảm. Phương pháp này cải thiện tỷ số S/N và cho phép đo chính xác biên độ thực của điện tích toàn phần.

3.2. Thiết kế bộ xử lý tín hiệu số DPP trên FPGA

Bộ xử lý tín hiệu số (DPP) được thiết kế thành nhiều khối chức năng liên kết trên nền FPGA. Khối APP kết hợp bộ chuyển đổi A/D thực hiện khuếch tích tiền xử lý và số hóa tín hiệu analog. Khối DPS thực thi thuật toán MWD và các bộ lọc tạo dạng xung cải thiện chất lượng tín hiệu. Logic chọn lựa xung phân loại và lọc bỏ các sự kiện không đạt tiêu chuẩn. Bộ nhớ phổ lưu trữ dữ liệu phổ năng lượng đã xử lý. Toàn bộ hệ thống được lập trình bằng VHDL, biên dịch qua ISE hoặc Max+plus II và nạp trực tiếp vào FPGA. Thiết kế này đảm bảo tính module, dễ nâng cấp và bảo trì.

IV. Kết luận và ứng dụng hệ thống DSP FPGA trong nghiên cứu

Hệ thống thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA đã chứng minh hiệu quả vượt trội trong nghiên cứu vật lý hạt nhân thực nghiệm. Kết quả nghiên cứu cho thấy phương pháp MWD triển khai trên FPGA cải thiện đáng kể độ phân giải năng lượng và tỷ số tín hiệu trên nhiễu. Hệ thống có ưu điểm đa năng, tốc độ xử lý nhanh, dung lượng bộ nhớ cao và khả năng điều khiển mềm dẻo. Công nghệ FPGA cho phép cấu hình đo với nhiều tùy chọn ưu việt, đáp ứng đa dạng yêu cầu thí nghiệm. Hệ thống đã được ứng dụng thành công trong các thí nghiệm đo phổ gamma trên kênh neutron. Nghiên cứu mở ra hướng phát triển mới cho việc chế tạo các thiết bị ghi đo bức xạ hạt nhân tại Việt Nam. Phương pháp này có tiềm năng ứng dụng rộng rãi trong các phòng thí nghiệm nghiên cứu hạt nhân, y học hạt nhân và giám sát bức xạ môi trường.

4.1. Ưu điểm của hệ thống DSP FPGA so với phương pháp truyền thống

Hệ thống DSP-FPGA sở hữu nhiều ưu điểm nổi trội so với hệ thống xử lý tương tự truyền thống. Tốc độ xử lý nhanh nhờ khả năng tính toán song song của FPGA. Độ phân giải năng lượng được cải thiện nhờ thuật toán MWD và bộ lọc tạo dạng xung tối ưu. Dung lượng bộ nhớ lớn cho phép lưu trữ phổ với nhiều kênh hơn. Khả năng điều khiển mềm dẻo qua phần mềm giúp dễ dàng thay đổi tham số đo. Hệ thống có tính đa năng cao, phù hợp với nhiều loại đầu dò và thí nghiệm khác nhau. Chi phí chế tạo hợp lý và khả năng nâng cấp thuận lợi.

4.2. Hướng phát triển và ứng dụng thực tiễn

Hệ thống DSP-FPGA có tiềm năng ứng dụng rộng rãi trong nhiều lĩnh vực nghiên cứu và công nghệ. Trong vật lý hạt nhân, hệ thống phục vụ đo phổ gamma, phân tích thành phần mẫu và nghiên cứu phản ứng hạt nhân. Ứng dụng trong y học hạt nhân hỗ trợ chẩn đoán hình ảnh và điều trị ung thư. Giám sát bức xạ môi trường và đo liều xạ trị cũng là hướng ứng dụng quan trọng. Hướng phát triển tiếp theo bao gồm tích hợp trí tuệ nhân tạo, tăng tốc độ xử lý và mở rộng khả năng kết nối mạng. Nghiên cứu góp phần xây dựng năng lực chế tạo thiết bị hạt nhân tại Việt Nam.

Nội dung chính

Tổng quan luận án

Luận án tiến sĩ của tác giả Đặng Lành với đề tài "Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm" thuộc chuyên ngành Vật lý Nguyên tử (Mã số: 62.06), được thực hiện tại Viện Năng lượng nguyên tử Việt Nam dưới sự hướng dẫn khoa học của PGS. TS. Nguyễn Nhị Điền. Luận án theo định hướng thực nghiệm và kỹ thuật hạt nhân, tập trung vào việc nghiên cứu, thiết kế, chế tạo phần cứng và phát triển phần mềm cho các hệ thống phân tích biên độ đa kênh kỹ thuật số.

Trong thực nghiệm vật lý hạt nhân, các phép đo bức xạ ion hóa (tia gamma, tia X, nơtron và các hạt tích điện) đòi hỏi yêu cầu cao về độ phân giải năng lượng, độ phân giải thời gian và tốc độ xử lý sự kiện. Các hệ phổ kế tương tự truyền thống (APS) sử dụng chuẩn NIM thường gặp phải các hạn chế kỹ thuật:

• Hiện tượng suy giảm độ phân giải năng lượng do hiệu ứng bẫy điện tích và độ hụt biên độ (ballistic deficit) khi sử dụng đầu dò bán dẫn thể tích lớn.
• Thời gian chết (Dead Time - DT) kéo dài do các mạch phát hiện đỉnh, giữ đỉnh và biến đổi tương tự - số (ADC) làm việc theo phương thức nối tiếp, gây mất mát số đếm và méo dạng phổ ở tốc độ đếm cao.
• Độ bất ổn định của đường cơ bản (Baseline Drift) và hiện tượng chồng chập xung (Pile-up) do đáp ứng xung vô hạn (IIR) của mạch tương tự.
• Hệ thống cồng kềnh, tiêu thụ nhiều năng lượng và phụ thuộc hoàn toàn vào việc nhập khẩu thiết bị từ nước ngoài.

Khoảng trống nghiên cứu mà luận án xác định là việc thiếu hụt các công trình trong nước về việc ứng dụng công nghệ vi mạch tích hợp mảng phần tử logic lập trình được (FPGA) kết hợp kỹ thuật xử lý tín hiệu số (DSP) bằng ngôn ngữ mô tả phần cứng VHDL nhằm nội địa hóa các hệ phổ kế đa kênh (MCA) kỹ thuật số có khả năng xử lý thời gian thực.

Mục tiêu nghiên cứu của luận án được xác định cụ thể gồm 4 nội dung đánh số theo văn bản:

1. Nghiên cứu ứng dụng dòng FPGA đặc thù EPM7160E để thiết kế, chế tạo khối FPGA-MCA8K dùng phương pháp liên kết cổng logic trong môi trường Max+PlusII.
2. Thiết kế, chế tạo khối DSP-MCA1K và khối DSP-MCA8K dựa trên DSP qua ứng dụng dòng FPGA XC3S400 và XC3S500 trong môi trường ISE.
3. Phát triển phần mềm logic hóa các thuật toán xử lý tín hiệu số bằng VHDL dùng cho các khối thiết bị được thiết kế - chế tạo.
4. Phát triển phần mềm ghi-đo và xử lý phổ trên nền Windows XP bằng ngôn ngữ VC++ và LabView, kể cả trình vi điều khiển cho vi điều khiển ($\mu\text{C}$).

Đối tượng và phạm vi nghiên cứu:

• Đối tượng nghiên cứu: Tín hiệu xung bức xạ từ các đầu dò nhạy bức xạ (đầu dò bán dẫn HPGe, nhấp nháy NaI(Tl), ống đếm nơtron $^3\text{He}$ và $\text{BF}_3$), các thuật toán xử lý xung số (DPP), thuật toán khử tích chập trong cửa sổ động (MWD), thuật toán tạo dạng xung hình thang/tam giác, và vi mạch FPGA.
• Phạm vi không gian: Các phòng thí nghiệm thuộc Viện Nghiên cứu hạt nhân Đà Lạt và hệ thống đo thực nghiệm trên các kênh ngang (đặc biệt là kênh ngang số 4) của Lò phản ứng hạt nhân Đà Lạt.
• Phạm vi thời gian: Công trình được tổng hợp, hoàn thành và bảo vệ vào năm 2013.

---

Tổng quan tài liệu và vị trí của luận án

Luận án đã hệ thống hóa lịch sử phát triển của các hệ phổ kế hạt nhân trên thế giới và tại Việt Nam qua các giai đoạn:

Hướng nghiên cứu trên thế giới

• Giai đoạn trước năm 1990: Các phòng thí nghiệm hạt nhân quốc tế sử dụng phổ biến hệ phổ kế tương tự chuẩn NIM do các hãng Ortec, Canberra sản xuất (bao gồm các khối AMP, ADC, MCD, TAC, CFD) phục vụ các hệ đo trùng phùng, đối trùng hoặc hệ triệt Compton với đầu dò HPGe thể tích lớn kết hợp đầu dò NaI(Tl).
• Giai đoạn từ thập niên 1990 đến nay: Xu hướng chuyển dịch từ kỹ thuật tương tự sang kỹ thuật số (DSP và FPGA). Các công trình tiêu biểu gồm nghiên cứu cải thiện độ phân giải vị trí của đầu dò HPGe chất lượng cao bằng phân tích biên độ xung số của các tác giả quốc tế (công trình [67], [71]), phát triển kỹ thuật lấy mẫu và xử lý tín hiệu số cho đầu dò vật lý hạt nhân (công trình [66]). Các hãng thiết bị thương mại hóa thành công các hệ xử lý xung số như dòng DSPEC của Ortec [84], DGF-4 và DP5 của Amptek/XIA [101].

Hướng nghiên cứu trong nước

• Tại Viện Nghiên cứu hạt nhân Đà Lạt:
  • Đầu những năm 1990: Thiết lập hệ phổ kế gamma triệt Compton sử dụng kỹ thuật trùng phùng phục vụ phân tích kích hoạt nơtron đo gamma tức thời trên kênh ngang lò phản ứng [7]; thiết kế các khối điện tử truyền thống (HV, AMP, card ghép nối máy tính qua bus song song ISA) để đo tiết diện phản ứng nơtron [91].
  • Giai đoạn 1993–1997: Phát triển hệ phổ kế cộng biên độ các xung trùng phùng (SACP) nghiên cứu cấu trúc hạt nhân và phân rã gamma nối tầng của $^{170}\text{Yb}$ và $^{158}\text{Gd}$ [6], [10], [73], [74], [76].
  • Giai đoạn từ năm 2000: Nhập khẩu hệ phổ kế đa kênh DSP DSPEC đầu tiên vào năm 2004; phát triển hệ đo phổ gamma nối tầng sử dụng đơn vị DP4 ghép nối máy tính [5], [90]; chế tạo hệ đo đếm nơtron dùng ống đếm $^3\text{He}$ và $\text{BF}_3$ giao tiếp USB 2.0 [1], [2], [3], [9], [35], [36]. Các hệ thống này dù có vi điều khiển tốc độ cao nhưng phần xử lý tín hiệu vẫn dựa trên mạch tương tự cổ điển, chưa áp dụng DSP chuyên sâu hoặc VHDL trên FPGA để trực tiếp số hóa và lọc xung.

Vị trí và khoảng trống luận án giải quyết

Luận án Đặng Lành là công trình nghiên cứu ứng dụng phương pháp khử tích chập trong cửa sổ động (MWD) và thuật toán tạo dạng xung số hình thang/tam giác để tự thiết kế phần cứng hoàn chỉnh (các module FPGA-MCA8K, DSP-MCA1K, DSP-MCA8K) và xây dựng phần mềm nhúng VHDL, phần mềm điều khiển trên máy tính tại Việt Nam, đáp ứng nhu cầu đo đạc hạt nhân thực nghiệm trong nước.

---

Cơ sở lý thuyết và phương pháp nghiên cứu

1. Cơ sở lý thuyết và khung phân tích

Luận án xây dựng nền tảng trên lý thuyết xử lý tín hiệu số trong vật lý hạt nhân:

• Mô hình tích chập tín hiệu đầu dò: Khi một bức xạ tương tác với đầu dò, điện tích giải phóng sinh ra tín hiệu thế dạng bậc ở ngõ ra tiền khuếch đại nhạy điện tích (PA/CSP), được mô tả bởi tích chập của phân bố điện tích $g(t)$ và đáp ứng xung $f(t)$: $$U_P(t) = \int_{-\infty}^{+\infty} g(\tau) f(t-\tau) d\tau$$
• Phương pháp khử tích chập trong cửa sổ động (Moving Window Deconvolution - MWD): Chuyển tích phân liên tục sang miền rời rạc theo chu kỳ lấy mẫu $t_S$: $$U_P(it_S) = \sum_{j=0}^{\infty} g(jt_S) f(it_S - jt_S)$$ Bằng cách giới hạn cửa sổ quan sát $M$ điểm mẫu và bù trừ hàm truyền suy giảm mũ đơn cực $f(n) = k^n$ ($k = e^{-\alpha}$, với $\alpha$ là hằng số phân rã), phương trình xác định điện tích toàn phần $G(n)$ giải phóng trong cửa sổ trượt được rút gọn thành thuật toán đệ quy thời gian thực chỉ cần 3 phép tính (1 nhân-tích lũy MAC, 1 cộng, 1 trừ): $$G(n) = U(n) - U(n-M) + (1-k) \sum_{j=n-M}^{n-1} U(j)$$
• Cấu trúc bộ xử lý xung số (DPP): Thay thế bộ hình thành xung tương tự (APS) bằng cấu trúc gồm: Bộ tiền xử lý tương tự (APP), bộ biến đổi tương tự - số nhanh (Flash ADC), bộ hình thành xung số (DPS) với đáp ứng xung hữu hạn (FIR), mạch khôi phục đường cơ bản số (BLR), mạch logic chống chồng chập (PUR) dựa trên hệ thống hai kênh "Nhanh - Chậm" độc lập:
  • Kênh chậm (Slow Channel): Thời gian hình thành xung dài, tạo dạng hình thang cân để thu nhận chính xác biên độ xung và năng lượng bức xạ.
  • Kênh nhanh (Fast Channel): Thời gian hình thành ngắn (100 ns hoặc 400 ns), dùng để đo tốc độ đếm xung ngõ vào thực (ICR), phân biệt thời gian tăng (RTD) và kích hoạt logic loại bỏ chồng chập (PUR).

2. Phương pháp thực tế và công cụ kỹ thuật

• Phương pháp thiết kế phần cứng:
  • Dùng chip FPGA Altera EPM7160E (84 chân I/O) trên phần mềm Max+Plus II bằng phương pháp liên kết cổng logic đồ họa.
  • Dùng chip FPGA Xilinx Spartan-3E (XC3S400 và XC3S500) trên môi trường Xilinx ISE, lập trình mô tả phần cứng bằng ngôn ngữ VHDL.
  • Thiết kế mạch tiền xử lý tín hiệu tương tự (APP) với bộ lọc cao qua thời hằng $\tau = 3.2\ \mu\text{s}$, khuếch đại thô (CG), mạch dịch mức DC để tín hiệu phù hợp dải động vào của ADC (ngõ vào đơn cực $0 - 1\text{V}$ cho PA âm hoặc $0 - 2\text{V}$ cho PA dương).
  • Tích hợp bộ nhớ phổ DPRAM trực tiếp trong cấu trúc FPGA.
• Phương pháp phát triển phần mềm:
  • Lập trình phần mềm giao diện điều khiển, thu thập và xử lý phổ (MCANRI, DSPMCA) chạy trên hệ điều hành Windows XP bằng Visual C++ và LabView.
  • Lập trình firmware điều khiển giao tiếp vi điều khiển EZ-USB (chuẩn USB 2.0).
• Phương pháp xử lý số liệu thực nghiệm:
  • Thuật toán làm khớp đỉnh đơn Gauss kết hợp hàm phông tuyến tính $g(x) = a + bx$ theo phương pháp bình phương tối thiểu: $$f(x, \mu, \sigma) = \frac{1}{\sqrt{2\pi}\sigma} e^{-\frac{1}{2}\left(\frac{x-\mu}{\sigma}\right)^2} + g(x)$$
  • Xác định diện tích đỉnh thực $P = N_T - M_B$ và độ bất định thống kê $\sigma_P$ theo phương pháp vùng quan tâm (ROI) tiêu chuẩn của ORTEC/Genie-2000.
  • Định chuẩn năng lượng qua phương trình hồi quy đa thức bậc hai: $$E = C_0 + C_1 x + C_2 x^2 + C_3 x^3$$
  • Tính độ phân giải năng lượng đỉnh hấp thụ toàn phần theo FWHM: $$\text{FWHM} = 2\sqrt{2\ln 2},\sigma_P \approx 2.355,\sigma_P$$
  • Tính độ phi tuyến vi phân (DNL) và độ phi tuyến tích phân (INL): $$\text{INL} = \frac{(C_r - C_i){\max}}{C{\max}} \cdot 100%, \quad \text{DNL} = \frac{\Delta N_{\max}}{N_{\text{av}}} \cdot 100%$$
  • Kiểm định độ tin cậy số liệu bằng đại lượng Khi bình phương ($\chi^2$).

3. Nguồn tư liệu và dữ liệu thực nghiệm

• Nguồn phóng xạ gamma chuẩn: $^{60}\text{Co}$ ($1173.2\text{ keV}, 1332.5\text{ keV}$), $^{137}\text{Cs}$ ($661.7\text{ keV}$), $^{152}\text{Eu}$ (10 đỉnh năng lượng chuẩn từ $121.78\text{ keV}$ đến $1408.01\text{ keV}$).
• Đầu dò bức xạ: Đầu dò bán dẫn siêu tinh khiết HPGe thể tích lớn, đầu dò nhấp nháy NaI(Tl), máy phát xung chuẩn (xung tam giác, xung bước).
• Chùm nơtron nhiệt tại kênh ngang số 4 của Lò phản ứng hạt nhân Đà Lạt.
• Hệ phổ kế thương mại đối chứng: DSPEC (Ortec) và Accuspec (Canberra).

---

Nội dung chính theo từng chương

Chương 1: Vai trò chức năng của DSP, FPGA và thuật toán để phát triển, ứng dụng thiết bị điện tử hạt nhân trong ghi-đo bức xạ

Chương này trình bày cơ sở lý thuyết toàn diện về kỹ thuật xử lý tín hiệu số, cấu trúc FPGA, phương pháp MWD và các thuật toán hình thành xung số.

Các luận điểm và phát hiện chính:

• So sánh chi tiết giữa hệ xử lý xung số (DPP) và hệ tạo dạng tương tự (APS). DPP vượt trội nhờ tính chất đáp ứng xung hữu hạn (FIR), giúp tín hiệu trở về zero hoàn toàn sau khoảng thời gian xác định, triệt tiêu hiệu ứng đuôi dài vô hạn (IIR) của mạch tương tự, từ đó ổn định đường cơ bản và loại bỏ hiện tượng chồng chập xung ở tốc độ đếm cao.
• Thiết lập mô hình toán học cho bộ tạo dạng xung số (DPS) hình thang/tam giác. Thuật toán biến đổi tín hiệu hàm mũ $v(n)$ thành xung hình thang $s(n)$ thông qua phương trình: $$d_{k,l}(n) = v(n) - v(n-k) - v(n-l) + v(n-k-l)$$ Mạch bao gồm hai khối trễ - trừ (Delay-Subtract units: DS1 độ sâu $k$, DS2 độ sâu $l$), bộ khử tích chập cao qua (HPD) đóng vai trò mạch bù Pole-Zero số với tham số $M = [\exp(T_{\text{clk}}/\tau) - 1]^{-1} \approx \tau/T_{\text{clk}} - 0.5$, và các bộ tích lũy (ACC).
• Phân tích kỹ thuật biến đổi tương tự - số (A/D) dựa trên MWD và phương pháp thang trượt chuẩn (sliding scale) kết hợp kỹ thuật bù độ bất đồng nhất (dithering) để giảm sai số phi tuyến DNL và INL.

Đặc tính kỹ thuật	Hệ tương tự truyền thống (APS)	Hệ xử lý xung số (DPP)
Đáp ứng xung	Vô hạn (IIR), đuôi hàm mũ kéo dài	Hữu hạn (FIR), dạng hình thang/tam giác
Độ hụt biên độ (Ballistic Deficit)	Xuất hiện khi thời gian thu điện tích dài	Triệt tiêu nhờ đỉnh phẳng của xung hình thang
Độ ổn định đường cơ bản (BLR)	Dễ trôi theo tốc độ đếm	Ổn định cao, không phụ thuộc tốc độ đếm
Thời gian chết khi dò đỉnh	Phụ thuộc thời gian nạp/xả mạch T/H	Bằng không ($\text{DT} \approx 0$ đối với việc dò đỉnh)
Khả năng tái lập cấu hình	Cố định bởi linh kiện phần cứng (R, C)	Linh hoạt, điều khiển hoàn toàn bằng phần mềm

---

Chương 2: Thiết kế, chế tạo các khối điện tử và phát triển phần mềm ứng dụng

Chương này mô tả chi tiết quy trình thiết kế, sơ đồ nguyên lý phần cứng, logic VHDL và các chương trình phần mềm thu nhận dữ liệu.

Các cấu trúc phần cứng được thiết kế và chế tạo:

1. Khối FPGA-MCA8K: Được xây dựng trên cơ sở vi mạch Altera EPM7160E, dung lượng 8K kênh, sử dụng phương pháp liên kết cổng logic trong Max+Plus II. Khối thực hiện chức năng phân tích biên độ đa kênh, giao tiếp máy tính qua vi điều khiển.
2. Khối DSP-MCA1K: Sử dụng bản mạch DSP-Spartan-3E (chip Xilinx XC3S400), dung lượng 1K kênh, nạp thuật toán xử lý xung số viết bằng VHDL.
3. Khối DSP-MCA8K: Module xử lý xung số hoàn chỉnh gồm 8K kênh sử dụng chip FPGA Xilinx Spartan-3E XC3S500. Cấu trúc gồm:
   • Tầng tiền xử lý tương tự (APP): Phối hợp trở kháng, lọc cao qua $\tau = 3.2\ \mu\text{s}$, điều chỉnh độ khuếch đại thô và dịch mức DC.
   • Tầng biến đổi A/D nhanh (Fast ADC).
   • Khối xử lý xung số trong FPGA: Module HPD khử tích chập, tầng làm chậm và trộn tín hiệu, bộ lọc thấp qua LPF, tầng dò đỉnh số, logic chọn lựa xung (chống chồng chập PUR) và bộ nhớ phổ DPRAM.
   • Tầng giao diện ghép nối vi điều khiển EZ-USB kết nối máy tính qua cổng USB 2.0.
4. Hệ đo chuyên dụng: Thiết lập cấu hình hệ phổ kế trùng phùng "sự kiện - sự kiện" kiểu số và hệ thiết bị đo đếm nơtron trên kênh ngang lò phản ứng.

Phát triển phần mềm:

• Phát triển phần mềm MCANRI và DSPMCA trên nền Windows XP bằng ngôn ngữ Visual C++ và LabView với các menu chức năng: thiết lập thời gian đo (Preset Time, Real Time, Live Time), đặt ngưỡng phân biệt (LLD, ULD), định chuẩn năng lượng tự động, đánh dấu và tính toán vùng quan tâm (ROI), nạp vi chương trình firmware cho chip EZ-USB.

---

Chương 3: Kết quả kiểm tra, thử nghiệm và thảo luận

Chương 3 trình bày toàn bộ số liệu đo đạc thực nghiệm kiểm tra các chỉ tiêu kỹ thuật của các khối thiết bị chế tạo và kết quả đo phổ bức xạ thực tế.

1. Kiểm tra đặc trưng kỹ thuật của các khối MCA chế tạo:

• Kiểm tra logic kênh đo theo chỉ số $2^i$: Cả hai khối FPGA-MCA8K và DSP-MCA8K đều đáp ứng chính xác vị trí kênh lý thuyết.
• Kiểm tra độ phi tuyến vi phân (DNL) và độ phi tuyến tích phân (INL):
  • Khối FPGA-MCA8K được kiểm tra so sánh với hệ chuẩn Accuspec (Canberra).
  • Khối DSP-MCA8K được kiểm tra so sánh với hệ chuẩn DSPEC (Ortec).

Tham số kiểm định kỹ thuật	Khối FPGA-MCA8K (SUT)	Khối chuẩn Accuspec (RSS)	Khối DSP-MCA8K (SUT)	Khối chuẩn DSPEC (RSS)
Độ phi tuyến vi phân (DNL)	$<\pm 1.0%$	$<\pm 1.0%$	$<\pm 0.8%$	$<\pm 0.6%$
Độ phi tuyến tích phân (INL)	$\pm 0.045%$	$\pm 0.040%$	$\pm 0.035%$	$\pm 0.030%$
Kiểm định thống kê Khi bình phương ($\chi^2$)	$0.98 - 1.02$	$0.99 - 1.01$	$0.99 - 1.01$	$1.00$

2. Kết quả đo phổ thực nghiệm bức xạ gamma và nơtron:

• Đo phổ gamma nguồn $^{152}\text{Eu}$ với đầu dò bán dẫn HPGe: Khớp thành công 10 đỉnh năng lượng chuẩn ($121.78\text{ keV}$, $244.70\text{ keV}$, $344.28\text{ keV}$, $411.12\text{ keV}$, $443.96\text{ keV}$, $778.90\text{ keV}$, $964.08\text{ keV}$, $1112.07\text{ keV}$, $1408.01\text{ keV}$), thiết lập phương trình định chuẩn năng lượng và đường cong hiệu suất ghi của đầu dò.
• Đo phổ gamma nguồn $^{60}\text{Co}$ và $^{137}\text{Cs}$ trên hệ DSP-MCA8K chế tạo lần 1 và lần 2:
  • Đỉnh $661.7\text{ keV}$ của $^{137}\text{Cs}$: Độ phân giải FWHM và tỷ số đỉnh/phông tương đương với hệ thương mại DSPEC của Ortec.
  • Hai đỉnh $1173.2\text{ keV}$ và $1332.5\text{ keV}$ của $^{60}\text{Co}$: Tách biệt rõ ràng, nền phông phẳng, không xuất hiện hiện tượng trôi đỉnh khi đo kéo dài.
• Thử nghiệm hệ đo nơtron trên kênh ngang số 4 Lò phản ứng hạt nhân Đà Lạt: Hệ đo đếm nơtron ghép nối khối MCA8K hoạt động ổn định, ghi nhận chính xác phổ nơtron nhiệt trên chùm tia thực nghiệm.

---

Kết quả và những đóng góp mới

Những đóng góp mới của luận án

1. Nghiên cứu và áp dụng thành công kỹ thuật xử lý xung số (DPP), số hóa trực tiếp tín hiệu tương tự từ đầu dò bức xạ hạt nhân qua bộ biến đổi A/D nhanh và phát triển các khối chức năng xử lý số liệu trên nền FPGA.
2. Thiết kế, chế tạo thành công các module điện tử chức năng dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nhu cầu nghiên cứu thực nghiệm trong nước, bao gồm: module FPGA-MCA8K (dùng chip Altera EPM7160E), module DSP-MCA1K (dùng chip Xilinx XC3S400) và module DSP-MCA8K (dùng chip Xilinx XC3S500).
3. Phát triển hệ thống mã nguồn VHDL thực thi các thuật toán lọc số (MWD, HPD, LPF, BLR, PUR, DPS hình thang) trong môi trường ISE và Max+Plus II; xây dựng hoàn chỉnh các chương trình ứng dụng MCANRI và DSPMCA trên nền Windows (ngôn ngữ VC++, LabView) kết nối vi điều khiển qua cổng USB 2.0 để thu nhận và phân tích phổ.

Kiến nghị và giải pháp đề xuất

• Đưa các khối phổ kế số FPGA-MCA8K và DSP-MCA8K vào khai thác thường xuyên tại các kênh thực nghiệm của Lò phản ứng hạt nhân Đà Lạt phục vụ phân tích kích hoạt nơtron và nghiên cứu cấu trúc hạt nhân.
• Từng bước chuẩn hóa thiết kế phần cứng và thuật toán nhúng để thay thế dần các khối điện tử chuẩn NIM tương tự cũ tại các cơ sở nghiên cứu và đào tạo hạt nhân trong nước.

---

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của công trình

• Thiết bị xử lý xung số có mức độ tiêu tán công suất của bộ biến đổi ADC nhanh và vi mạch FPGA cao hơn so với mạch tương tự truyền thống.
• Cấu hình phần cứng và quy trình thiết kế tích hợp logic phức tạp, đòi hỏi thiết bị nạp chuyên dụng và công cụ phần mềm chuyên sâu cho từng dòng chip (Altera, Xilinx).
• Phạm vi thử nghiệm thực tế của luận án tập trung chủ yếu trên các chùm nơtron tại kênh ngang Lò phản ứng Đà Lạt và các nguồn phóng xạ chuẩn trong phòng thí nghiệm; chưa mở rộng thử nghiệm trên các hệ máy gia tốc hạt tích điện.

Hướng nghiên cứu tiếp

• Tiếp tục phát triển các hệ phổ kế số đa thông số (Multi-parameter spectrometry systems) ghi đo đồng thời biên độ và thời gian phục vụ các phép đo trùng phùng phức hợp.
• Tối ưu hóa thuật toán DSP và nâng cấp phần cứng FPGA lên các dòng vi mạch có mật độ cổng và tốc độ cao hơn để đáp ứng tốc độ đếm cực lớn trên các máy gia tốc hạt.
• Ứng dụng công nghệ đã phát triển để chế tạo các thiết bị đo bức xạ công nghiệp, y tế và quan trắc môi trường phục vụ kinh tế - xã hội.

---

Giá trị tham khảo

Luận án là tài liệu chuyên khảo hữu ích cho các nhóm đối tượng:

• Nghiên cứu sinh, học viên cao học và sinh viên chuyên ngành Vật lý hạt nhân, Vật lý nguyên tử, Kỹ thuật hạt nhân, Điện tử viễn thông: Tham khảo phương pháp mô hình hóa toán học các thuật toán xử lý xung số (MWD, HPD, LPF, BLR), cách thức viết mã mô tả phần cứng VHDL cho vi mạch FPGA trong các ứng dụng đo lường bức xạ.
• Kỹ sư thiết kế thiết bị điện tử hạt nhân và đo lường tự động: Tham khảo thiết kế nguyên lý tầng tiền xử lý tương tự (APP), kỹ thuật ghép nối ADC tốc độ cao với FPGA, thiết kế bộ nhớ DPRAM trong chip và giải pháp truyền thông máy tính qua chip EZ-USB.
• Cán bộ nghiên cứu tại các lò phản ứng hạt nhân, trung tâm máy gia tốc: Tham khảo phương pháp kiểm định chỉ tiêu kỹ thuật của hệ phổ kế (DNL, INL, Khi bình phương $\chi^2$) và quy trình xử lý số liệu phổ gamma, phổ nơtron thực nghiệm.

---

Câu hỏi thường gặp

1. Luận án đã chế tạo thành công những khối thiết bị phần cứng cụ thể nào?

Tác giả đã trực tiếp thiết kế, chế tạo và thử nghiệm thành công 3 khối thiết bị:

• Khối FPGA-MCA8K: Phổ kế 8K kênh sử dụng chip FPGA Altera EPM7160E, thiết kế logic trên phần mềm Max+Plus II.
• Khối DSP-MCA1K: Phổ kế 1K kênh dựa trên chip FPGA Xilinx Spartan-3E XC3S400, lập trình VHDL trên Xilinx ISE.
• Khối DSP-MCA8K: Phổ kế số 8K kênh tích hợp hoàn chỉnh dựa trên chip FPGA Xilinx Spartan-3E XC3S500, tích hợp đầy đủ các thuật toán lọc số, dò đỉnh và ghép nối vi điều khiển EZ-USB qua cổng USB 2.0.

2. Phương pháp khử tích chập trong cửa sổ động (MWD) có vai trò gì trong hệ phổ kế số?

Phương pháp MWD giải quyết vấn đề suy giảm độ phân giải do hiệu ứng hụt biên độ (ballistic deficit) và bẫy điện tích trong đầu dò bán dẫn thể tích lớn. MWD tái cấu trúc phân bố điện tích ban đầu của sự kiện bức xạ bằng cách khử tích chập đáp ứng xung suy giảm hàm mũ của tiền khuếch đại trong một cửa sổ trượt $M$ mẫu, cho phép tối ưu hóa tỷ số tín hiệu trên tạp âm (S/N) và duy trì độ phân giải cao ở tốc độ đếm lớn.

3. Khác biệt cơ bản giữa bộ xử lý xung số (DPP) trong luận án và bộ tạo dạng tương tự (APS) truyền thống là gì?

Bộ DPP số hóa tín hiệu ngay sau tầng tiền xử lý tương tự (APP) và thực hiện lọc xung bằng đáp ứng xung hữu hạn (FIR), tạo ra dạng xung hình thang/tam giác trở về zero hoàn toàn sau khoảng thời gian xác định. Điều này giúp DPP loại bỏ hoàn toàn hiện tượng đuôi dài vô hạn (IIR) của mạch tương tự, triệt tiêu sự dịch chuyển đường cơ bản (BLR) theo tốc độ đếm và giảm thiểu thời gian chết khi dò đỉnh.

4. Kết quả kiểm tra độ phi tuyến vi phân (DNL) và độ phi tuyến tích phân (INL) của khối DSP-MCA8K đạt bao nhiêu so với hệ chuẩn DSPEC của Ortec?

Số liệu thực nghiệm tại Chương 3 cho thấy:

• Độ phi tuyến vi phân DNL của khối DSP-MCA8K đạt mức $<\pm 0.8%$ (so với hệ chuẩn DSPEC là $<\pm 0.6%$).
• Độ phi tuyến tích phân INL của khối DSP-MCA8K đạt $\pm 0.035%$ (so với hệ chuẩn DSPEC là $\pm 0.030%$).
• Kết quả kiểm định thống kê Khi bình phương $\chi^2$ đạt trong khoảng $0.99 - 1.01$, khẳng định độ tin cậy và sự tương đương về mặt kỹ thuật của thiết bị chế tạo so với thiết bị thương mại quốc tế.

---

Kết luận

Luận án tiến sĩ của Đặng Lành đã giải quyết trọn vẹn nhiệm vụ nghiên cứu lý thuyết, thiết kế phần cứng và phát triển phần mềm cho hệ thiết bị thu nhận, xử lý số liệu bức xạ hạt nhân dựa trên kỹ thuật DSP và công nghệ FPGA. Tác giả đã chế tạo thành công các khối phổ kế đa kênh FPGA-MCA8K, DSP-MCA1K và DSP-MCA8K với các chỉ tiêu kỹ thuật về độ phân giải, độ tuyến tính DNL/INL tương đương các hệ thương mại tiêu chuẩn. Các kết quả thử nghiệm thực tế với nguồn chuẩn $^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$ và dòng nơtron tại kênh ngang số 4 Lò phản ứng hạt nhân Đà Lạt chứng minh khả năng ứng dụng hiệu quả của hệ thiết bị trong nghiên cứu vật lý hạt nhân thực nghiệm tại Việt Nam.

Trích đoạn nội dung tài liệu

Chương 1 VAI TRÒ CHỨC NĂNG CỦA DSP, FPGA VÀ THUẬT TOÁN ĐỂ PHÁT TRIỂN, ỨNG DỤNG THIẾT BỊ ĐIỆN TỬ HẠT NHÂN TRONG GHI-ĐO BỨC XẠ Các hệ thống phổ kế hạt nhân ñược dùng ñể ghi-ño các bức xạ hạt nhân gồm tia X, tia gamma, các tia beta cũng như alpha, nơtron và các hạt nặng tích ñiện khác. Các phép ño thực nghiệm trong vật lý hạt nhân có thể bao gồm ñếm sự kiện, ghi thông tin về năng lượng-thời gian, và sự kết hợp giữa chúng. Thông thường, các tham số thay ñổi trong phép ño là dải năng lượng của bức xạ và tốc ñộ ghi ño các sự kiện. Các nghiên cứu về thời gian sống và sơ ñồ phân rã, thực nghiệm trùng phùng, ñếm photon ñơn, và các nghiên cứu bức xạ hủy positron thường ñòi hỏi ñộ phân giải năng lượng và ñộ phân giải thời gian tốt.

Do vậy, ñể nâng cao chất lượng kết quả nghiên cứu, các hệ thống thiết bị ñiện tử hạt nhân phải ñáp ứng ñược yêu cầu ngày càng cao của các nghiên cứu thực nghiệm. Tình hình nghiên cứu, ứng dụng ở trong và ngoài nước 1. Tình hình nghiên cứu, ứng dụng ở ngoài nước Giai ñoạn trước những năm 1990, nhiều phòng thí nghiệm trên thế giới ñã sử dụng các hệ thống ñối trùng và trùng phùng ñể nghiên cứu cấu trúc hạt nhân. Các hệ phổ kế này sử dụng thiết bị ñầu dò và các khối ñiện tử kiểu tương tự.

Chẳng hạn, hệ phổ kế triệt Compton dùng cho phổ học tia gamma với ñầu dò HPGe thể tích lớn 113 cm3 ñược bố trí trong ñầu dò NaI(Tl) kích thước 22. Các hệ vừa nêu ñều sử dụng các khối ñiện tử truyền thống chuẩn NIM do các hãng Ortec, Canberra chế tạo như: AMP, ADC, MCD, TAC, CFD, v.v… và ñáp ứng tốt yêu cầu thực nghiệm. Song song với các công trình nghiên cứu vật lý vừa nêu, có rất nhiều công trình liên quan ñến việc xây dựng và phát triển thiết bị phục vụ các nghiên cứu này, hầu hết các công trình ñó ñều sử dụng công nghệ ñiện tử thế hệ mới là DSP và FPGA; chẳng hạn như công trình ñề cập ñến sự cải thiện ñộ phân giải vị trí của các ñầu dò HPGe chất lượng cao sử dụng các phương pháp phân tích biên ñộ xung [67], hoặc phân tích biên ñộ xung 5 với các ñầu dò germanium [71], hoặc phát triển các kỹ thuật lấy mẫu và xử lý tín hiệu số với các ứng dụng cho các ñầu dò vật lý hạt nhân [66]. Các công trình nêu trên ñã ứng dụng các thuật toán xử lý xung số ñể nghiên cứu, thiết kế hệ phổ kế gamma qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân.

Tình hình nghiên cứu, ứng dụng ở trong nước Về hướng nghiên cứu và phát triển thiết bị tại Viện NCHN, vào ñầu những năm 1990, một hệ thiết bị phổ kế gamma triệt Compton trong ñó kỹ thuật trùng phùng ñã ñược áp dụng thành công [7] phục vụ hướng nghiên cứu phân tích kích hoạt nơtron ño phổ gamma tức thời trên kênh thực nghiệm nằm ngang của Lò phản ứng nghiên cứu Đà Lạt. Hệ phổ kế ña kênh cũng ñã ñược quan tâm phát triển, trong ñó một số khối ñiện tử như HV, AMP, bản mạch giao diện máy tính qua cổng song song ISA ñã ñược thiết kế chế tạo theo kiểu ñiện tử truyền thống và ñã ñưa vào sử dụng cho mục ñích nghiên cứu số liệu tiết diện nơtron toàn phần và tiết diện bắt nơtron trong khai thác và ño ñạc số liệu [91].