Bối cảnh và vấn đề nghiên cứu

Sự phát triển mạnh mẽ của ngành bán dẫn – vi mạch trong bối cảnh chuyển đổi số toàn cầu đặt ra nhu cầu ngày càng cao về các bộ chuyển đổi tín hiệu tương tự sang tín hiệu số (ADC) có độ chính xác cao, tiêu thụ công suất thấp và tốc độ phù hợp với từng ứng dụng thực tiễn. Trong số các kiến trúc ADC hiện hành, cấu trúc Delta-Sigma nổi bật nhờ khả năng đạt độ phân giải lên đến 24 bit, phù hợp với các ứng dụng yêu cầu độ chính xác cao như xử lý âm thanh số, đo lường công nghiệp và truyền thông không dây. Tuy nhiên, các nghiên cứu trong nước tại thời điểm thực hiện đề tài chủ yếu dừng ở mức phân tích lý thuyết mà chưa tiến hành thiết kế thực tế, trong khi các công bố quốc tế chưa thể hiện đầy đủ các chỉ số như độ trễ, phạm vi tần số lấy mẫu, và chưa trình bày phương pháp tính SNR thông qua kỹ thuật FFT.

Xuất phát từ khoảng trống đó, đồ án đặt ra ba mục tiêu nghiên cứu chính:

  1. Nghiên cứu nguyên lý hoạt động và các kỹ thuật được sử dụng trong bộ Modulator của Delta-Sigma ADC.
  2. Thiết kế và lựa chọn kích thước cho các transistor trong từng thành phần của bộ Modulator.
  3. Đánh giá chất lượng của bộ Modulator thông qua mô phỏng, tính toán các tham số SNR, ENOB, công suất, độ trễ, phạm vi tần số lấy mẫu, và lựa chọn băng thông phù hợp với ứng dụng thực tế; sử dụng phần mềm Cadence Virtuoso dựa trên công nghệ 90 nm.

Đối tượng nghiên cứu: Bộ Modulator bậc 1 trong Delta-Sigma ADC, thiết kế trên công nghệ CMOS 90 nm.

Phạm vi nghiên cứu: Đề tài giới hạn ở giai đoạn thiết kế và mô phỏng bằng Cadence Virtuoso; không bao gồm layout, sản xuất thực tế hay triển khai sản phẩm cuối cùng. Công nghệ sản xuất được cố định ở 90 nm, không mở rộng sang các nút công nghệ thấp hơn.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết và khái niệm nền tảng

Đồ án xây dựng cơ sở lý thuyết dựa trên tài liệu chuyên ngành về thiết kế Delta-Sigma ADC (tài liệu tham khảo số [5] được trích dẫn xuyên suốt các chương). Các khái niệm lý thuyết cốt lõi được trình bày bao gồm:

  • Lấy mẫu và định lý Nyquist: Tần số lấy mẫu tối thiểu fN = 2Bw; tỷ lệ quá lấy mẫu OSR = fs / (2Bw).
  • Mô hình nhiễu trắng lượng tử hóa: Lỗi lượng tử hóa được xấp xỉ là nhiễu trắng phân phối đều trong khoảng [−Δ/2, +Δ/2], với phương sai e² = Δ²/12.
  • Định hình nhiễu (Noise Shaping): Sử dụng hàm truyền nhiễu NTF(z) = (1 − z⁻¹)^L trên miền Z để đẩy công suất nhiễu ra ngoài dải tín hiệu; với L là bậc của bộ lọc.
  • Mô hình tuyến tính bộ Modulator Delta-Sigma: Đầu ra mô tả theo phương trình Y(z) = STF(z)·X(z) + NTF(z)·E(z), trong đó STF là hàm truyền tín hiệu và NTF là hàm truyền nhiễu.
  • Các chỉ số hiệu suất: SNR (Signal-to-Noise Ratio), SQNR (Signal-to-Quantization Noise Ratio), ENOB (Effective Number of Bits), phạm vi động DR.

Năm kiến trúc ADC được so sánh có hệ thống — Integrating, Successive Approximation (SAR), Flash, Pipeline, và Delta-Sigma — với đánh giá về độ phân giải, tốc độ, công suất và ứng dụng thích hợp (Bảng 2.1).

Phương pháp thiết kế và đánh giá

Đồ án áp dụng phương pháp thiết kế mạch điện tử mức transistor kết hợp mô phỏng:

  • Thiết kế các khối chức năng từ mức sơ đồ nguyên lý (schematic) với kích thước transistor được lựa chọn có tính toán.
  • Mô phỏng từng khối độc lập trước khi tích hợp thành hệ thống hoàn chỉnh.
  • Đánh giá chất lượng toàn bộ Modulator bậc 1 bằng kỹ thuật FFT (Fast Fourier Transform) để tính toán SNR và ENOB theo từng mức băng thông tín hiệu đầu vào.
  • Xác định phạm vi tần số lấy mẫu hợp lệ của bộ Modulator bằng phân tích dạng sóng ở các giá trị fCLK khác nhau.

Công cụ mô phỏng: Phần mềm Cadence Virtuoso, công nghệ CMOS 90 nm.

Nguồn dữ liệu: Kết quả mô phỏng điện tử từ Cadence Virtuoso; tham chiếu từ bốn công bố khoa học quốc tế và trong nước về Delta-Sigma ADC.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương mở đầu trình bày bối cảnh phát triển ngành bán dẫn – vi mạch trong xu hướng thu nhỏ kích thước CMOS (22 nm, 10 nm, 5 nm) và sự chuyển dịch từ tín hiệu tương tự sang tín hiệu số. Nhóm tác giả khảo sát tình hình nghiên cứu trong và ngoài nước: bài báo [2] đạt SQNR = 79,96 dB, ENOB = 13 bit với băng thông 2 KHz và OSR = 1000, song chưa thể hiện độ trễ và phạm vi tần số lấy mẫu; bài báo [3] hoạt động ở tốc độ lấy mẫu 10 MHz, công suất 26,56 µW, SNR = 43 dB với băng thông 100 KHz trên công nghệ CMOS 90 nm. Cả hai bài báo đều không sử dụng kỹ thuật FFT để tính SNR. Từ đó xác định khoảng trống mà đồ án hướng đến lấp đầy.

Chương 2: Cơ sở lý thuyết

Chương trình bày có hệ thống năm kiến trúc ADC chính với bảng so sánh (Bảng 2.1), sau đó đi sâu vào lý thuyết của Delta-Sigma ADC. Các nội dung lý thuyết được xây dựng tuần tự: định lý lấy mẫu Nyquist và quá lấy mẫu, mô hình nhiễu trắng lượng tử hóa với các công thức tính công suất nhiễu trong dải (IBN), phạm vi động DR, và phương trình định hình nhiễu bậc L. Sơ đồ khối bộ Modulator bậc 1 trên miền Z được dẫn xuất từ lý thuyết tổng quát. Các chỉ số hiệu suất SNR, SQNR, ENOB và vị trí chúng trên đồ thị được mô tả chi tiết.

Chương 3: Thiết kế hệ thống

Chương trình bày thiết kế bộ Modulator bậc 1 từ cấp độ sơ đồ khối đến sơ đồ chi tiết. Các thành phần được thiết kế bao gồm:

Thành phần Đặc điểm thiết kế
OP AMP hai tầng Kích thước transistor được lựa chọn, đóng vai trò khuếch đại vòng hở
Mạch tích phân Tích hợp OP AMP hai tầng, có bảng kích thước transistor và đặc tuyến biên độ
Mạch so sánh (không đảo) Có bảng kích thước transistor, phân tích dạng sóng vào ra
Flip-Flop D Có bảng trạng thái hoạt động và kích thước transistor
DAC 1 bit Có bảng kích thước transistor

Nguyên lý hoạt động của toàn bộ Modulator được mô tả dựa trên sơ đồ chi tiết và biểu thức toán học trên miền Z.

Chương 4: Kết quả mô phỏng

Đây là chương trọng tâm của đồ án. Kết quả được trình bày theo hai cấp: mô phỏng từng thành phần và mô phỏng toàn bộ Modulator bậc 1.

Mô phỏng từng thành phần: Mỗi khối (OP AMP hai tầng, mạch tích phân, mạch so sánh, Flip-Flop D, DAC 1 bit) được kiểm chứng qua sơ đồ nguyên lý, đóng gói mô-đun, dạng sóng kết quả và công suất tiêu thụ tức thời/trung bình. Kết quả OP AMP và mạch tích phân được tổng hợp trong Bảng 4.2 và 4.3.

Mô phỏng bộ Modulator bậc 1 hoàn chỉnh:

  • Dạng sóng hoạt động được phân tích chi tiết qua sáu khoảng thời gian (V1–V2, V2–V3, V3–V4, V4–V6, V6–V5, V5–2ms) tại fCLK = 2 MHz (Bảng 4.8 ghi thời gian quan sát).
  • Độ trễ của bộ Modulator được xác định qua mô phỏng.
  • Phạm vi tần số lấy mẫu hợp lệ được xác định bằng cách quan sát dạng sóng tại các mức fCLK = 350 KHz, 400 KHz, 20 MHz và 25 MHz.
  • Công suất tiêu thụ tức thời và trung bình được đo và báo cáo (Hình 4.42, 4.43).

Đánh giá chất lượng bằng FFT: Tính toán SNR, ENOB và SQNR theo sáu mức băng thông khác nhau (10 KHz, 20 KHz, 40 KHz, 60 KHz, 80 KHz, 100 KHz). Kết quả được tổng hợp trong Bảng 4.9 (tóm tắt các tham số theo từng băng thông) và so sánh lý thuyết với thực tế mô phỏng tại Bảng 4.11.

Thiết kế và triển khai

Kiến trúc hệ thống

Bộ Modulator bậc 1 được thiết kế theo kiến trúc vòng kín với phản hồi âm, bao gồm năm khối chức năng kết nối tuần tự: OP AMP hai tầng → Mạch tích phân → Mạch so sánh → Flip-Flop D → DAC 1 bit, với đường hồi tiếp từ DAC quay lại đầu vào của bộ tích phân. Sơ đồ chi tiết trên miền Z làm cơ sở cho quá trình thiết kế transistor.

Công nghệ và công cụ

  • Công nghệ bán dẫn: CMOS 90 nm
  • Công cụ thiết kế và mô phỏng: Cadence Virtuoso (schematic entry, mô phỏng SPICE)
  • Không bao gồm: Layout vật lý, tape-out, sản xuất thực tế

Kiểm thử và đánh giá

Quá trình kiểm thử thực hiện theo hai cấp độ:

  1. Cấp độ khối: Mỗi thành phần được mô phỏng độc lập để xác nhận đặc tuyến biên độ và pha (OP AMP, mạch tích phân), dạng sóng vào ra (mạch so sánh, Flip-Flop D, DAC 1 bit) và công suất tiêu thụ.
  2. Cấp độ hệ thống: Toàn bộ Modulator bậc 1 được kiểm thử với tín hiệu sin đầu vào tại tần số fin. Kỹ thuật FFT được áp dụng trên chuỗi bit đầu ra để tính SNR và ENOB tại sáu mức băng thông (10–100 KHz). Kết quả được so sánh với giá trị lý thuyết trong Bảng 4.11.

Kết quả và đóng góp

Kết quả chính

Bảng 4.9 và 4.10 tổng hợp kết quả đánh giá chất lượng bộ Modulator bậc 1 theo từng mức băng thông. Bảng 4.11 đối chiếu giá trị SNR và ENOB lý thuyết so với mô phỏng, cho thấy mức độ tương đồng và chênh lệch giữa hai nguồn số liệu này.

Ngoài các chỉ số SNR và ENOB, đồ án còn xác định và báo cáo:

  • Độ trễ của bộ Modulator bậc 1 qua phân tích dạng sóng.
  • Phạm vi tần số lấy mẫu hợp lệ với cận dưới xác định tại fCLK = 400 KHz (hoạt động đúng) và 350 KHz (mất ổn định dạng sóng); cận trên xác định tại fCLK = 20 MHz (hoạt động đúng) và 25 MHz (mất ổn định).
  • Công suất tiêu thụ trung bình của từng thành phần và toàn hệ thống Modulator.

Giải pháp và kết luận chọn băng thông

Dựa trên kết quả FFT ở sáu mức băng thông, nhóm tác giả đưa ra khuyến nghị lựa chọn băng thông phù hợp với ứng dụng thực tế. Bộ Modulator bậc 1 được nhận định phù hợp với các ứng dụng tương tự bài báo [3]: truyền thông không dây công suất thấp (Bluetooth, WLAN) với băng thông tín hiệu khoảng 100 KHz.

Đóng góp so với nghiên cứu trước

So với các công bố quốc tế được khảo sát, đồ án bổ sung ba điểm mà các bài báo [2], [3] chưa thực hiện:

  1. Xác định và báo cáo độ trễ của bộ Modulator.
  2. Xác định phạm vi tần số lấy mẫu hợp lệ (cận dưới và cận trên).
  3. Trình bày phương pháp tính SNR thông qua kỹ thuật FFT và đánh giá chất lượng trên nhiều mức băng thông (10–100 KHz) thay vì chỉ một điểm băng thông duy nhất.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế được tác giả nêu trong văn bản:

  • Đề tài chỉ thiết kế bộ Modulator bậc 1; chưa mở rộng sang bậc cao hơn.
  • Mô phỏng được thực hiện trên Cadence Virtuoso nhưng không bao gồm layout vật lý, do đó chưa xét đến các hiệu ứng ký sinh thực tế phát sinh trong quá trình chế tạo.
  • Công nghệ được cố định ở 90 nm; chưa khảo sát hiệu suất ở các nút công nghệ nhỏ hơn.
  • Chưa đánh giá các hiện tượng phi lý tưởng như sampling jitter, nhiễu kT/C, và các tham số phi lý tưởng của bộ khuếch đại (vốn được đề cập trong bài báo [4] mà nhóm tham khảo).

Hướng phát triển tiếp theo:

Văn bản nêu định hướng phát triển trong Chương 5 tập trung vào việc mở rộng thiết kế sang bộ Modulator bậc cao hơn và tích hợp thêm giai đoạn bộ lọc thập phân để hoàn thiện toàn bộ chuỗi Delta-Sigma ADC.

Giá trị tham khảo

Đồ án này hữu ích cho các nhóm đối tượng và nội dung sau:

  • Sinh viên ngành Kỹ thuật Điện tử – Viễn thông, Vi mạch bán dẫn, Kỹ thuật Máy tính đang tìm hiểu về thiết kế ADC mức transistor: Chương 2 cung cấp nền tảng lý thuyết có hệ thống về các kiến trúc ADC và nguyên lý Delta-Sigma; Chương 3 là tài liệu thực hành về lựa chọn kích thước transistor cho từng khối chức năng.
  • Sinh viên thực hiện đề tài tương tự trên Cadence Virtuoso: Chương 4 minh họa quy trình mô phỏng, đóng gói mô-đun, đo công suất và áp dụng FFT để đánh giá SNR/ENOB — một quy trình đánh giá hoàn chỉnh hơn so với các công bố được tham khảo.
  • Người nghiên cứu thiết kế mạch tích hợp tương tự (Analog IC Design): Bảng tổng hợp kích thước transistor trong OP AMP hai tầng, mạch so sánh, Flip-Flop D và DAC 1 bit (Bảng 4.1, 4.4, 4.5, 4.6) là tài liệu tham khảo cho thiết kế trên công nghệ CMOS 90 nm.
  • Người quan tâm đến phương pháp đánh giá ADC: Cách tiếp cận đánh giá chất lượng qua FFT tại nhiều mức băng thông (Hình 4.44 đến 4.49, Bảng 4.9) là phương pháp có giá trị tham khảo cho các nghiên cứu đánh giá hiệu suất ADC.

Câu hỏi thường gặp

1. Bộ Modulator bậc 1 trong đồ án này hoạt động ở phạm vi tần số lấy mẫu nào? Dựa trên kết quả mô phỏng dạng sóng, phạm vi tần số lấy mẫu hợp lệ có cận dưới nằm giữa 350 KHz (dạng sóng không ổn định) và 400 KHz (hoạt động đúng), và cận trên nằm giữa 20 MHz (hoạt động đúng) và 25 MHz (dạng sóng không ổn định). Kết quả này được trình bày trong Chương 4, mục xác định phạm vi tần số lấy mẫu.

2. Tại sao đồ án sử dụng kỹ thuật FFT để đánh giá chất lượng Modulator thay vì chỉ dùng dạng sóng thời gian? Kỹ thuật FFT cho phép tính toán trực tiếp SNR và ENOB từ phổ tín hiệu đầu ra, phản ánh chính xác hiệu quả định hình nhiễu của bộ Modulator theo từng dải tần. Các bài báo [2] và [3] được tham khảo không trình bày phương pháp này, nên nhóm tác giả xác định đây là một điểm bổ sung có giá trị trong đồ án.

3. Kết quả SNR và ENOB thực tế (mô phỏng) khác so với lý thuyết như thế nào? Bảng 4.11 trình bày so sánh trực tiếp giữa giá trị lý thuyết và giá trị mô phỏng của SNR và ENOB. Sự chênh lệch này phản ánh các yếu tố phi lý tưởng trong mạch thực tế (đặc tính của OP AMP, mạch so sánh...) mà mô hình lý thuyết không xét đến.

4. Đồ án chọn công nghệ CMOS 90 nm vì lý do gì, và điều đó ảnh hưởng thế nào đến kết quả? Công nghệ 90 nm được chọn để phù hợp với tài nguyên phần mềm Cadence Virtuoso sẵn có và mục tiêu ứng dụng trong truyền thông không dây công suất thấp, tương đồng với bài báo [3] (cũng dùng CMOS 90 nm đạt công suất 26,56 µW, SNR = 43 dB). Giới hạn ở 90 nm đồng nghĩa với việc kết quả không được ngoại suy sang các nút công nghệ nhỏ hơn.

5. Thành phần nào trong bộ Modulator tiêu thụ công suất đo được trong mô phỏng, và công suất tổng của hệ thống là bao nhiêu? Đồ án đo công suất tiêu thụ tức thời và trung bình riêng lẻ cho từng thành phần: OP AMP hai tầng, mạch tích phân, mạch so sánh, Flip-Flop D, DAC 1 bit và toàn bộ Modulator bậc 1. Kết quả được trình bày lần lượt từ Hình 4.4–4.5 (OP AMP) đến Hình 4.42–4.43 (Modulator hoàn chỉnh) và tổng hợp trong Bảng 4.10. Giá trị cụ thể của công suất tiêu thụ trung bình toàn hệ thống được xác định qua mô phỏng tại fCLK = 2 MHz.

Kết luận

Đồ án thực hiện thiết kế và đánh giá bộ Modulator bậc 1 trong Delta-Sigma ADC trên công nghệ CMOS 90 nm sử dụng phần mềm Cadence Virtuoso, bao gồm đầy đủ quy trình từ thiết kế mức transistor đến mô phỏng và đánh giá chất lượng hệ thống. So với các công bố quốc tế được tham khảo, đồ án bổ sung ba chỉ số quan trọng gồm độ trễ, phạm vi tần số lấy mẫu, và phương pháp đánh giá SNR/ENOB qua FFT tại nhiều mức băng thông từ 10 KHz đến 100 KHz. Kết quả mô phỏng được đối chiếu với lý thuyết, qua đó xác nhận tính hợp lệ của thiết kế và cung cấp cơ sở để lựa chọn băng thông phù hợp với các ứng dụng thực tế như truyền thông không dây công suất thấp. Đồ án đặt nền móng cho hướng phát triển tiếp theo là thiết kế bộ Modulator bậc cao hơn và hoàn thiện toàn bộ chuỗi xử lý Delta-Sigma ADC.