Tổng quan về luận án

Trong kỷ nguyên phát triển bùng nổ của mạng thông tin vô tuyến thế hệ mới (5G/6G, Wi-Fi 6/6E/7 chuẩn IEEE 802.11ax/be) và các hệ thống vô tuyến định nghĩa bằng phần mềm (Software Defined Radio - SDR), xu hướng thiết kế máy thu vô tuyến số hóa trực tiếp tần số vô tuyến (Direct RF Sampling Receiver / DDS) đang dần thay thế kiến trúc siêu heterodyn truyền thống. Bằng cách loại bỏ các bộ trộn tần và trung tần tương tự cồng kềnh, bộ chuyển đổi tương tự sang số (ADC) được dịch chuyển ra gần ăng-ten nhất có thể, ngay sau bộ khuếch đại tạp âm thấp (LNA). Tuy nhiên, nút thắt công nghệ cốt lõi nằm ở việc hiện thực hóa các bộ ADC tốc độ siêu cao (tần số lấy mẫu $f_s \ge 2,7\text{ GHz}$) với độ phân giải lớn ($N \ge 11\text{ bit}$) và công suất tiêu thụ tối ưu.

Theo định lý lấy mẫu Nyquist-Shannon, tần số lấy mẫu phải thỏa mãn $f_s \ge 2f_c$. Việc đẩy tốc độ của một bộ ADC đơn kênh lên dải gigahertz dẫn đến sự gia tăng công suất tiêu thụ theo hàm mũ ($2^N$), khiến hệ số phẩm chất năng lượng Schreier ($FoM_S = \text{SNDR} + 10\log_{10}(\text{BW}/P)$) và Walden ($FoM_W = P / (2^{\text{ENOB}} \cdot f_s)$) suy giảm nghiêm trọng. Giải pháp tối ưu là sử dụng kiến trúc ADC lấy mẫu xen thời gian (Time-Interleaved ADC - TI-ADC), kết hợp song song $M$ bộ ADC thành phần (sub-ADC) hoạt động ở tần số $f_s/M$ và lệch pha tuần tự $2\pi/M$. Dẫu vậy, rào cản vật lý lớn nhất của TI-ADC là các sai lệch kênh (channel mismatches) bao gồm: lệch điện áp dịch một chiều (DC offset $\Delta o_i$), lệch hệ số khuếch đại (gain mismatch $\Delta g_i$), lệch thời gian lấy mẫu (timing skew $\Delta t_i$) và lệch băng thông (bandwidth mismatch $h_{\tau i}$). Các sai lệch này làm bùng phát các phổ hài giả (spurs), triệt tiêu tỷ số tín hiệu trên nhiễu và méo (SNDR) cũng như dải động không bị làm giả (SFDR).

Luận án tiến sĩ kỹ thuật điện tử của tác giả Đinh Thị Kim Phượng (Mã số: 9520203, Trường Đại học Bách khoa Hà Nội, 2022) với đề tài "Giải pháp chuyển đổi dấu phẩy tĩnh và hiệu chỉnh sai lệch trong TI-ADC cho khối thu băng rộng" đã giải quyết triệt để hai mắt xích then chốt trong chuỗi xử lý tín hiệu băng rộng:

  1. Đề xuất kiến trúc hiệu chỉnh nền hoàn toàn số (all-digital background calibration) đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu cho TI-ADC dựa trên nguyên lý lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC) trên toàn bộ các băng tần Nyquist.
  2. Xây dựng giải pháp chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) thông qua phương pháp nhóm tín hiệu (signal grouping) dựa trên dải biên độ và hàm truyền đạt của khối DSP, tối ưu hóa độ dài từ mã (Word-Length Optimization - WLO) khi triển khai trên phần cứng FPGA và vi mạch chuyên dụng (ASIC).

Các câu hỏi nghiên cứu và giả thuyết khoa học được xác lập rõ ràng:

  • Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để ước lượng và bù trừ đồng thời sai lệch gain và timing skew trong TI-ADC $M$ kênh với tín hiệu đầu vào ngẫu nhiên dừng mở rộng (Wide-Sense Stationary - WSS) mà không cần sử dụng tập bộ lọc thông cao (HPF bank) hay mạch phát tín hiệu ngẫu nhiên giả (pseudo-signal generator) gây tốn tài nguyên phần cứng?
  • Câu hỏi nghiên cứu 2 (RQ2): Làm thế nào để rút ngắn không gian tìm kiếm và thời gian tối ưu hóa độ dài từ mã trong quá trình FFC cho các hệ thống xử lý tín hiệu số phức tạp có vòng hồi tiếp (như TI-ADC ANC) và khối biến đổi Fourier nhanh đa phương thức (multimode FFT) trong chuẩn IEEE 802.11ax?
  • Giả thuyết 1 (H1): Sử dụng nguyên lý lọc thích nghi ANC kết hợp bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) có thể khử trực tiếp các thành phần nhiễu điều chế biên độ và điều chế pha do $\Delta g_i$ và $\Delta t_i$ gây ra trên toàn bộ các băng tần Nyquist với tốc độ hội tụ nhanh dưới $10^5$ chu kỳ mẫu.
  • Giả thuyết 2 (H2): Nhóm các nút tín hiệu có cùng công suất kỳ vọng $E{x^2}$ và đặc tính hàm truyền trong đồ thị luồng tín hiệu DSP sẽ giảm số biến tối ưu của thuật toán FFC, giúp giảm thời gian thực thi chuyển đổi xuống xấp xỉ $1/5$ mà vẫn đảm bảo độ chính xác tính toán (suy giảm SNDR $< 0,5\text{ dB}$).

Nghiên cứu được đóng khung trên nền tảng lý thuyết lấy mẫu sub-sampling Nyquist, lý thuyết quá trình ngẫu nhiên WSS, thuật toán thích nghi bình phương tối thiểu trung bình (Least Mean Squares - LMS) và lý thuyết biểu diễn số học dấu phẩy tĩnh IEEE 754 / Fixed-point 2's complement. Kết quả định lượng đột phá: hệ thống TI-ADC 11-bit lý tưởng sau hiệu chỉnh đạt số bit hiệu dụng $\text{ENOB} \approx 10\text{ bit}$, $\text{SNDR} \ge 60\text{ dB}$, $\text{SFDR} \ge 85\text{ dB}$ trên băng tần lấy mẫu $> 2,7\text{ GHz}$; tài nguyên phần cứng trên FPGA Xilinx Kintex-7 XC7K325T chiếm $\le 10%$; diện tích lõi và công suất tiêu thụ tối ưu trên thư viện công nghệ PDK XFab SOI CMOS 180nm.

Literature Review và Positioning

Nghiên cứu về TI-ADC và tối ưu hóa DSP phần cứng hình thành hai dòng chảy học thuật song song với nhiều tranh luận chuyên sâu trong suốt hai thập kỷ qua.

TI-ADC Calibration Paradigms:
├── Analog / Mixed-Signal (Menolfi 2007, Tsai 2009) ──> [Độ phức tạp phần cứng cao, phụ thuộc PVT]
└── All-Digital Background Calibration
    ├── Filter-Bank / HPF Approach (Huang & Lin 2011 [110], Vogel 2005 [116]) ──> [Tốn DSP Slices, trễ lớn]
    ├── Pseudo-Aliasing / Correlation (Matsuno 2013 [73], Vogel 2008 [104]) ──> [Phức tạp tính toán O(M²)]
    └── Proposed ANC-Based Framework (Dinh et al. 2020-2022) ──> [Đồng thời Gain & Skew, chi phí thấp, O(M)]

Dòng nghiên cứu thứ nhất tập trung vào việc bù trừ sai lệch kênh trong TI-ADC. Ban đầu, các phương pháp analog/mixed-signal (Menolfi et al., 2007 [24]; Tsai et al., 2009 [101]) sử dụng các đường trễ biến đổi (Variable Delay Lines - VDL) và mảng tụ bù điều khiển bằng điện áp để căn chỉnh xung clock lấy mẫu tại miền tương tự. Mặc dù giúp giảm tải xử lý số, kỹ thuật này phụ thuộc chặt chẽ vào quy trình công nghệ chế tạo, điện áp nguồn và nhiệt độ (Process, Voltage, and Temperature - PVT), đồng thời làm tăng độ phức tạp layout mạch tương tự khi công nghệ CMOS thu nhỏ dưới 65nm.

Để khắc phục nhược điểm này, trường phái hiệu chỉnh nền hoàn toàn số (all-digital background calibration) nổi lên như một xu thế tất yếu. Vogel et al. (2005, 2008) [104, 116] đã đặt nền móng lý thuyết mô hình hóa sai lệch TI-ADC trong miền tần số rời rạc. Tuy nhiên, các kỹ thuật hiệu chỉnh thời kỳ đầu gặp phải mâu thuẫn lớn giữa độ chính xác và chi phí tài nguyên:

  • Hoàng & Lin (2011) [110] đề xuất sử dụng tập bộ lọc thông cao (HPF filter bank) để tách biệt sai lệch gain và timing skew. Phương pháp này yêu cầu số lượng lớn các bộ lọc số FIR bậc cao, tiêu tốn diện tích silicon và bộ nhân DSP.
  • Matsuno et al. (2013) [73] phát triển giải pháp tiêm tín hiệu giả điều chế (Pseudo-Aliasing Generator - PAG) kết hợp tương quan chéo (cross-correlation). Kỹ thuật này đòi hỏi mạch tạo tín hiệu ngẫu nhiên giả phức tạp và làm giảm dải động khả dụng của ADC.
  • Luận án định vị chính xác khoảng trống học thuật: Xây dựng một cơ chế hiệu chỉnh thích nghi trực tiếp (adaptive cancellation) không cần tập lọc HPF, không cần mạch PAG, ước lượng trực tiếp trên luồng dữ liệu WSS đầu vào và bao phủ toàn bộ các băng tần Nyquist (Nyquist zones 1 đến 4).

Dòng nghiên cứu thứ hai liên quan đến tự động hóa chuyển đổi FFC cho hệ thống VLSI DSP. Các công trình của Shi & Brodersen (2004) [97], Menard et al. (2006) [74] và Kum & Sung (2001) [57] trên nền tảng C/C++ hoặc SystemC chủ yếu tối ưu hóa cho các cấu trúc chuyển tiếp không vòng lặp (feedforward DSP). Đối với các hệ thống có hồi tiếp thích nghi (feedback adaptive loops) như TI-ADC ANC hoặc các bộ xử lý đường ống phức tạp như bộ FFT đa phương thức MDC/SDF (Multi-path Delay Commutator / Single-path Delay Feedback) cho chuẩn IEEE 802.11ax, không gian tìm kiếm tổ hợp độ dài từ ($IWL$ và $FWL$) tăng theo cấp số nhân, khiến thời gian mô phỏng Monte Carlo kéo dài hàng chục giờ.

Bằng việc kết hợp phương pháp phân tích toán học dải động với kỹ thuật gom nhóm nút tín hiệu tương đồng, luận án tạo ra bước đột phá phương pháp luận, vượt trội so với các công cụ FFC truyền thống trong việc xử lý các hệ thống DSP vòng kín.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng lý thuyết lọc thích nghi của Bernard Widrow (Widrow's Adaptive Noise Cancelling Theory) sang miền không gian - thời gian xen kẽ của các bộ chuyển đổi đa kênh. Mô hình toán học tổng quát của tín hiệu đầu ra TI-ADC $M$ kênh khi tồn tại đầy đủ các sai lệch được biểu diễn dưới dạng tích chập và biến đổi Fourier:

$$Y(j\omega) = \frac{1}{T_s}\sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M}\sum_{i=0}^{M-1} (1+\Delta g_i) H_{\tau i}\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)\Delta t_i} e^{-j k i \frac{2\pi}{M}} \right] X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) + \sum_{k=-\infty}^{+\infty}\left[\frac{1}{M}\sum_{i=0}^{M-1}\Delta o_i e^{-j k i \frac{2\pi}{M}}\right]\delta\left(\omega - k\frac{\omega_s}{M}\right)$$

Dựa trên phân tích khai triển Taylor bậc một cho thành phần trễ pha $e^{-j\omega \Delta t_i} \approx 1 - j\omega \Delta t_i$, luận án chứng minh rằng méo hài do lệch hệ số khuếch đại $\Delta g_i$ tương đương với quá trình điều chế biên độ (AM), trong khi méo hài do lệch thời gian lấy mẫu $\Delta t_i$ tỷ lệ thuận với tần số góc $\omega_{in}$ và tương đương với quá trình điều chế pha (PM) của đạo hàm bậc nhất tín hiệu đầu vào.

                       +-------------------+
                       |   Tín hiệu x(t)   |
                       +---------+---------+
                                 |
              +------------------+------------------+
              |                                     |
              v                                     v
     +-----------------+                   +-----------------+
     | TI-ADC M Kênh   |                   |  Bộ lọc vi phân |
     | (Chứa sai lệch) |                   |    BDF h_bd[n]  |
     +--------+--------+                   +--------+--------+
              | y[n]                                | y_d[n]
              v                                     v
        ( - ) Sum <====== Vector c_g[k] ===== LMS Engine
              |   <====== Vector c_t[k] ===== (Update weights)
              v
     +-----------------+
     | Tín hiệu đầu ra |
     |  đã hiệu chỉnh  |
     +-----------------+

Các mệnh đề lý thuyết cốt lõi (Theoretical Propositions):

  • Mệnh đề 1 (P1): Sai lệch $\Delta g_i$ tạo ra các hài giả tại tần số $(\pm \omega_{in} + k\frac{\omega_s}{M})$ độc lập với $\omega_{in}$, có thể triệt tiêu bằng cách trừ đi ước lượng tín hiệu gốc nhân với vector trọng số sai lệch $c_g$.
  • Mệnh đề 2 (P2): Sai lệch $\Delta t_i$ tạo ra các hài giả tại cùng vị trí tần số $(\pm \omega_{in} + k\frac{\omega_s}{M})$ nhưng biên độ tỷ lệ tuyến tính với tần số tín hiệu vào $\omega_{in}$. Thành phần này được bù trừ chính xác bằng cách nhân đầu ra của bộ lọc vi phân thông dải $h_{bd}[n]$ với vector trọng số thời gian $c_t$.
  • Mệnh đề 3 (P3): Thuật toán cập nhật trọng số thích nghi đồng thời cho cả hai vector sai lệch $c_g$ và $c_t$ theo cơ chế LMS không gây ra hiện tượng cạnh tranh thích nghi (adaptive weight competition) nếu bước nhảy $\mu$ thỏa mãn điều kiện ổn định hội tụ:

$$0 < \mu < \frac{2}{M \cdot \sigma_u^2 \cdot \left(1 + \omega_{max}^2\right)}$$

Trong đó $\sigma_u^2$ là công suất của tín hiệu đầu vào và $\omega_{max}$ là tần số góc cực đại trong băng tần Nyquist đang xét.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp ba trụ cột lý thuyết:

  1. Lý thuyết lọc thích nghi loại bỏ nhiễu (ANC) đóng vai trò hạt nhân ước lượng lỗi nền.
  2. Kỹ thuật lọc đạo hàm thông dải (Bandpass Derivative Filtering - BDF) cho phép xử lý tín hiệu giải điều chế trực tiếp trên cả các băng tần Nyquist bậc cao (Zone 2, 3, 4) thông qua kỹ thuật lấy mẫu dưới (sub-sampling).
  3. Lý thuyết tối ưu hóa độ dài từ mã cấu trúc (Structural Word-Length Optimization): Chứng minh toán học mối liên hệ giữa hàm truyền đạt $H(z)$ của từng khối chức năng (cộng, trừ, nhân, trễ) với phương sai sai số lượng tử $\sigma_e^2$, từ đó xây dựng quy tắc gom nhóm tín hiệu (Signal Grouping Rule) giúp giảm số chiều của bài toán tối ưu FFC từ $N$ biến xuống $K$ nhóm biến ($K \ll N$).

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ nghiêm ngặt quan điểm nhận thức luận thực chứng (Positivism) và phương pháp luận diễn dịch thực nghiệm (Empirical Deductive Approach), kết hợp mô hình hóa giải tích sâu với kiểm chứng đa tầng trên công cụ mô phỏng và phần cứng thực thể.

QUY TRÌNH NGHIÊN CỨU VÀ THỰC NGHIỆM ĐA TẦNG:
[Mô hình toán học & Giải tích]
          │
          ▼
[Mô phỏng Monte Carlo (MATLAB/Simulink)]
  - Đánh giá SNR, SNDR, SFDR, ENOB
  - Khảo sát 4 Nyquist Zones
          │
          ▼
[Chuyển đổi FFC tự động có nhóm tín hiệu]
  - Định dạng dấu phẩy tĩnh (IWL, FWL)
  - Tối ưu hóa ràng buộc SQNR / MSE
          │
          ▼
[Hiện thực hóa phần cứng & Đo kiểm]
  ├── FPGA in the Loop (FIL): Xilinx Kintex-7 XC7K325T / Altera Stratix IV
  └── ASIC Synthesis: Cadence Genus 162 trên thư viện PDK XFab SOI CMOS 180nm

Quy trình nghiên cứu rigorous

  1. Giai đoạn 1 - Mô hình hóa và Mô phỏng thuật toán:

    • Xây dựng mô hình toán học cho TI-ADC $M=4$ kênh với các phân bố sai lệch Gauss: lệch hệ số khuếch đại có độ lệch chuẩn $\sigma_g = 0,01$ (tương đương $1%$), lệch thời gian lấy mẫu $\sigma_t$ thay đổi từ $0\text{ ps}$ đến $10\text{ ps}$, tần số lấy mẫu hệ thống $f_s = 2,7\text{ GHz}$.
    • Thực hiện mô phỏng Monte Carlo ($1000$ lần lặp cho mỗi kịch bản) với các dạng tín hiệu: đơn tần ($f_{in} = 0,45 f_s$), đa tần, tín hiệu điều chế 16-QAM băng thông $10\text{ MHz}$ và $100\text{ MHz}$ có tần số sóng mang $f_c = 0,29 f_s$, tín hiệu điều chế 256-QAM tại băng tần Nyquist 3 ($f_{in} = 0,45 f_s + f_s$).
    • Thiết kế bộ lọc vi phân FIR bậc $N_{FIR} = 31, 63, 127$ nhằm tối ưu hóa sự đánh đổi giữa độ chính xác pha và tài nguyên tính toán.

  2. Giai đoạn 2 - Phát triển và thực thi thuật toán FFC:

    • Xây dựng công cụ chuyển đổi FFC bán tự động dựa trên mô phỏng (Simulation-based FFC).
    • Thiết lập hàm mục tiêu tối thiểu hóa tổng số bit phần cứng $\sum (IWL_j + FWL_j)$ dưới điều kiện ràng buộc sai số bình phương trung bình ($\text{MSE} \le 10^{-4}$) và độ suy giảm $\Delta\text{SNDR} \le 0,5\text{ dB}$.
    • Áp dụng giải pháp nhóm tín hiệu dựa trên việc phân loại các khối chức năng có cùng hàm truyền đạt và mức công suất đỉnh.

  3. Giai đoạn 3 - Kiểm chứng phần cứng (Hardware Prototyping & ASIC Synthesis):

    • Triển khai FPGA-in-the-Loop (FIL) trên kit FPGA Xilinx Kintex-7 (XC7K325T-2FFG900C) và Altera Stratix IV để đánh giá thông lượng xử lý thời gian thực, số lượng LUTs, Flip-Flops, DSP48E1 slices và khối nhớ BRAM.
    • Tổng hợp mạch logic (Logic Synthesis) sử dụng công cụ chuyên dụng Cadence Genus 162 trên thư viện công nghệ vi mạch tích hợp bán dẫn PDK XFab SOI CMOS 180nm để trích xuất số liệu chuẩn xác về diện tích lõi ($mm^2$), số cổng logic tương đương (Gate Count) và công suất tiêu thụ tĩnh/động ($mW$).

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Hiệu năng triệt tiêu méo hài vượt trội trên đa băng tần Nyquist:
    • Đối với tín hiệu đơn tần $f_{in} = 0,45 f_s$ ở băng tần Nyquist cơ bản, khi chưa hiệu chỉnh, các sai lệch ($\sigma_g = 0,01$, $\sigma_t = 10\text{ ps}$) làm giảm $\text{SNDR}$ xuống $34,2\text{ dB}$ và $\text{SFDR}$ xuống $36,8\text{ dB}$.
    • Sau khi kích hoạt bộ hiệu chỉnh TI-ADC ANC đề xuất, thông số $\text{SNDR}$ tăng vọt lên $62,4\text{ dB}$ (cải thiện $+28,2\text{ dB}$) và $\text{SFDR}$ đạt $86,7\text{ dB}$ (cải thiện gần $+50\text{ dB}$), khôi phục số bit hiệu dụng $\text{ENOB}$ từ $5,4\text{ bit}$ lên xấp xỉ $10,1\text{ bit}$.
    • Đối với tín hiệu băng rộng 256-QAM ở băng tần Nyquist 3 ($f_{in} = 0,45 f_s + f_s$), thuật toán duy trì độ ổn định tuyệt đối với $\text{SNDR} \ge 60,8\text{ dB}$ và $\text{SFDR} \ge 85,2\text{ dB}$.
Kịch bản tín hiệu đầu vào SNDR trước HC (dB) SNDR sau HC (dB) SFDR trước HC (dB) SFDR sau HC (dB) ENOB sau HC (bit)
Đơn tần Nyquist 1 ($f_{in} = 0,45 f_s$) 34,20 62,40 36,80 86,70 10,08
Đơn tần Nyquist 2 ($f_{in} = 0,75 f_s$) 31,50 61,80 33,20 85,90 9,98
Đa tần Nyquist 3 ($f_{in} = 1,45 f_s$) 28,60 60,90 30,40 85,40 9,83
Tín hiệu 16-QAM (BW = 100 MHz) 36,10 63,10 38,50 87,20 10,19
Tín hiệu 256-QAM Nyquist 3 29,40 60,80 31,10 85,20 9,81
  1. Tốc độ hội tụ thích nghi cực nhanh:
    • Vector sai số hệ số khuếch đại $c_g$ và vector sai số thời gian lấy mẫu $c_t$ đạt trạng thái hội tụ ổn định sau ít hơn $4 \times 10^4$ mẫu (tương đương dưới $15\ \mu\text{s}$ ở tốc độ lấy mẫu $2,7\text{ GS/s}$), nhanh hơn $2,5$ lần so với cấu trúc tương quan chéo của Matsuno [73] và Vogel [104].
Convergence Trajectory Comparison (SNDR vs Iterations):
SNDR (dB)
  80 |                                     ================ (Proposed ANC: ~62.4 dB)
  60 |                       /------------
  40 |         /------------ (Matsuno [73]: ~54.2 dB)
  20 | _______/ (Uncalibrated: ~34.2 dB)
   0 +-------------------|-------------------|-------------------> Iterations
     0                  4x10^4              10x10^4

  1. Cắt giảm đột phá thời gian tối ưu hóa FFC bằng kỹ thuật nhóm tín hiệu:

    • Áp dụng giải pháp nhóm tín hiệu cho bộ hiệu chỉnh TI-ADC ANC đã làm giảm số lượng biến tối ưu từ $148$ biến riêng lẻ xuống còn $24$ nhóm tín hiệu tương đương.
    • Thời gian thực thi quá trình chuyển đổi FFC giảm từ $312\text{ phút}$ xuống còn $64\text{ phút}$ (giảm xấp xỉ $1/5$ thời gian so với phương pháp FFC truyền thống không nhóm tín hiệu), trong khi độ dài từ tối ưu sau chuyển đổi chỉ làm suy hao $\text{SNDR}$ mức không đáng kể ($0,18\text{ dB}$).
    • Ứng dụng FFC có nhóm tín hiệu cho bộ biến đổi FFT đa phương thức (hỗ trợ $128, 256, 512, 1024, 2048$ điểm) trong thiết bị WLAN IEEE 802.11ax giúp rút ngắn thời gian thiết kế phần cứng hơn $78%$, diện tích bộ nhớ hệ số Twiddle giảm $34%$.

  2. Tối ưu hóa tài nguyên phần cứng vượt bậc khi triển khai thực tế:

    • Bộ hiệu chỉnh TI-ADC ANC hoàn chỉnh khi tổng hợp trên FPGA Kintex-7 XC7K325T chỉ chiếm $8,4%$ số lượng LUTs và $6,2%$ số lượng DSP slices, hoàn toàn thỏa mãn yêu cầu thiết kế hệ thống ($\le 10%$).
    • Kết quả tổng hợp ASIC trên công nghệ PDK XFab SOI CMOS 180nm bằng Cadence Genus 162 ghi nhận diện tích lõi chỉ $0,42\text{ mm}^2$, công suất tiêu thụ tổng cộng $18,6\text{ mW}$ ở tần số hoạt động danh định.

Implications đa chiều

  • Về mặt học thuật: Cung cấp mô hình giải tích tổng quát thống nhất cho việc phân tích và bù trừ đồng thời các sai lệch bậc cao trong kiến trúc ADC lấy mẫu xen thời gian. Mở ra nhánh nghiên cứu mới về xử lý tín hiệu thích nghi kết hợp đạo hàm thông dải cho máy thu trực tiếp RF.
  • Về mặt công nghiệp & công nghệ: Cung cấp phương pháp luận và công cụ FFC đã được kiểm chứng, cho phép các kỹ sư thiết kế vi mạch (ASIC/FPGA) tự động hóa quá trình chuyển đổi dấu phẩy tĩnh cho các khối DSP băng rộng, rút ngắn chu kỳ từ thiết kế đến chế tạo (Time-to-Market) từ hàng tháng xuống vài ngày.
  • Ứng dụng thực tiễn: Tạo tiền đề quan trọng để tích hợp các bộ ADC tốc độ hàng gigabit trực tiếp vào các trạm thu phát gốc 5G Massive MIMO, trạm vệ tinh mặt đất và thiết bị đầu cuối Wi-Fi 6/6E/7 hiệu năng cao với chi phí năng lượng thấp.

Limitations và Future Research

Nghiên cứu thể hiện tính trung thực khoa học thông qua việc làm rõ các giới hạn biên (boundary conditions):

  1. Giả định tính dừng của tín hiệu: Thuật toán ước lượng nền LMS giả định tín hiệu đầu vào là quá trình ngẫu nhiên dừng mở rộng (WSS). Đối với các tín hiệu có tính chất thay đổi đột ngột hoặc chu kỳ đóng cắt năng lượng quá nhanh (burst-mode signals), tốc độ hội tụ có thể bị ảnh hưởng nhẹ.
  2. Sai lệch băng thông phụ thuộc tần số (Bandwidth Mismatch): Luận án tập trung xử lý triệt để lệch gain và timing skew – hai yếu tố chiếm hơn $85%$ năng lượng méo hài. Tuy nhiên, sai lệch băng thông tần số cao ($h_{\tau i}$) ở các tiến trình công nghệ sâu ($< 28\text{nm}$) mới chỉ được mô hình hóa giải tích mà chưa tích hợp thành vòng lặp hiệu chỉnh số tự động 3 thành phần đồng thời.
  3. Giới hạn công nghệ kiểm chứng vi mạch: Do điều kiện chế tạo thực tế, tổng hợp ASIC được thực hiện trên thư viện công nghệ PDK XFab SOI CMOS 180nm. Mặc dù số liệu chuẩn xác, việc chuyển đổi sang các tiến trình FinFET tiên tiến ($7\text{nm}, 5\text{nm}$) sẽ đòi hỏi tái đánh giá các hiệu ứng dòng rò và biến thiên PVT cục bộ.

Chương trình nghiên cứu tiếp nối trong giai đoạn tới:

  • Mở rộng thuật toán ANC để hiệu chỉnh đồng thời 4 sai lệch: Offset, Gain, Timing Skew và Bandwidth Mismatch trên cùng một kiến trúc phần cứng thống nhất.
  • Ứng dụng mạng nơ-ron học sâu siêu nhẹ (TinyML / Lightweight Neural Networks) trên phần cứng để tăng tốc độ thích nghi trong môi trường tín hiệu phi dừng (non-WSS).
  • Băng thông thử nghiệm chế tạo chip (Tape-out) nguyên mẫu TI-ADC tích hợp bộ hiệu chỉnh ANC trên tiến trình công nghệ CMOS 28nm/16nm FinFET.

Tác động và ảnh hưởng

  • Ảnh hưởng học thuật: Các công trình công bố từ luận án trên tạp chí quốc tế ISI-Q2 (AEU - International Journal of Electronics and Communications, Elsevier, 2020) và tạp chí IEICE Transactions on Fundamentals đã tạo lập chỉ số trích dẫn uy tín, trở thành tài liệu tham khảo chuẩn mực trong lĩnh vực thiết kế TI-ADC tốc độ cao.
  • Tác động công nghiệp: Đóng góp trực tiếp vào các giải pháp thiết kế bộ xử lý băng tần cơ sở (Baseband Processor) và front-end số cho các thiết bị truyền thông không dây băng siêu rộng. Các giải pháp tối ưu hóa phần cứng FFT đa phương thức chuẩn IEEE 802.11ax đã được kiểm chứng qua các hội nghị quốc tế uy tín (IEEE ICACT, IEEE ICCE).
  • Lợi ích kinh tế - xã hội: Giúp nội địa hóa năng lực thiết kế và làm chủ công nghệ vi mạch tích hợp xử lý tín hiệu số băng rộng tốc độ cao, thúc đẩy chiến lược phát triển công nghiệp bán dẫn quốc gia.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giới học thuật: Tiếp cận khung lý thuyết toán học hoàn chỉnh về mô hình hóa sai lệch TI-ADC và giải thuật lọc thích nghi ANC; sử dụng bộ mã nguồn FFC có cấu trúc để phục vụ các nghiên cứu DSP nâng cao.
  • Kỹ sư thiết kế Vi mạch & Phần cứng (ASIC/FPGA Design Engineers): Sở hữu giải pháp kiến trúc phần cứng mẫu đã được tối ưu hóa độ dài từ mã, tiết kiệm tối đa tài nguyên DSP slices và diện tích silicon, sẵn sàng tích hợp vào lõi IP Core của các SoC truyền thông.
  • Các tổ chức nghiên cứu & phát triển (R&D) Viễn thông - Radar: Ứng dụng giải pháp máy thu lấy mẫu trực tiếp RF tốc độ gigasample/giây trong việc chế tạo các hệ thống radar mảng pha quét điện tử (AESA) và trạm thu phát vô tuyến cấu hình mềm (SDR) quân sự/dân sự.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và nó mở rộng lý thuyết nào?

Đóng góp độc đáo nhất là việc mở rộng Lý thuyết lọc thích nghi loại bỏ can nhiễu (Adaptive Noise Canceller - Widrow) kết hợp với Lý thuyết lọc vi phân thông dải (BDF) để giải quyết đồng thời bài toán méo biên độ ($\Delta g_i$) và méo pha ($\Delta t_i$) trong TI-ADC. Thay vì phải xử lý tuần tự hoặc dùng bộ lọc HPF để cô lập tín hiệu như các nghiên cứu trước, luận án chứng minh rằng méo timing skew thực chất tỷ lệ với đạo hàm bậc nhất của tín hiệu đầu vào. Việc trích xuất tín hiệu đạo hàm qua bộ lọc BDF cho phép cấu trúc ANC ước lượng và bù trừ trực tiếp hai sai lệch cùng lúc ở chế độ nền (background) mà không làm suy giảm dải động hay gián đoạn hoạt động của ADC.

2. Sự đổi mới trong phương pháp luận FFC so với các nghiên cứu tiền nhiệm?

So với các phương pháp FFC truyền thống của Kum & Sung [57] hay Menard [74] (tối ưu hóa từng biến đơn lẻ $O(2^N)$), luận án đã phát triển phương pháp FFC dựa trên nhóm tín hiệu (Signal Grouping). Bằng cách phân tích giải tích hàm truyền đạt $H(z)$ và phân bố phương sai công suất $E{x^2}$, luận án gom các nút tín hiệu có hành vi thống kê tương đồng vào cùng một nhóm tối ưu. Đổi mới này giúp giảm không gian tìm kiếm từ hàng trăm biến xuống vài chục biến, cắt giảm $80%$ thời gian chạy mô phỏng FFC (từ $312\text{ phút}$ xuống $64\text{ phút}$) mà vẫn duy trì độ chính xác tuyệt đối của thuật toán DSP có vòng hồi tiếp.

3. Phát hiện bất ngờ nhất thu được từ dữ liệu thực nghiệm là gì?

Phát hiện bất ngờ nhất là thuật toán hiệu chỉnh TI-ADC ANC hoạt động hiệu quả và có độ nhạy sai lệch cực thấp trên toàn bộ 4 băng tần Nyquist đầu tiên. Thông thường, khi tín hiệu đầu vào rơi vào các băng tần Nyquist bậc cao ($Zone > 1$), hiệu ứng dịch pha phi tuyến do lấy mẫu dưới (sub-sampling) thường làm mất tính ổn định của các thuật toán thích nghi số. Tuy nhiên, nhờ thiết kế thích ứng của bộ lọc đạo hàm BDF, thông số $\text{SFDR}$ sau hiệu chỉnh ở băng tần Nyquist 3 và 4 vẫn đạt trên $85\text{ dB}$, tương đương với hiệu năng tại băng tần Nyquist 1 cơ bản.

4. Luận án có cung cấp quy trình tái lập thực nghiệm (Replication Protocol) không?

Có. Luận án cung cấp đầy đủ:

  • Hệ phương trình toán học giải tích xác định bước nhảy $\mu$ và đáp ứng xung bộ lọc BDF $h_{bd}[n]$.
  • Sơ đồ khối kiến trúc phần cứng chi tiết cấp thanh ghi (RTL level) của bộ hiệu chỉnh TI-ADC ANC và khối tính toán PU4 tối ưu hóa hệ số nhân Twiddle trong bộ FFT đa phương thức.
  • Bảng phân bổ độ dài từ mã ($IWL, FWL$) chi tiết cho từng nút tín hiệu (Phụ lục A).
  • Mã nguồn chương trình hàm mô phỏng sim_log và hàm tạo mô hình chuyển đổi FFC trên môi trường MATLAB/C (Phụ lục B).

5. Lộ trình nghiên cứu 10 năm (10-Year Research Agenda) được vạch ra như thế nào?

Lộ trình phát triển công nghệ trong 10 năm tiếp theo tập trung vào 3 giai đoạn:

  1. Giai đoạn 1-3 năm: Tích hợp thuật toán hiệu chỉnh sai lệch băng thông 4 chiều (Offset-Gain-Skew-BW) trên nền tảng FPGA UltraScale+ và hoàn thiện lõi IP Core thương mại hóa.
  2. Giai đoạn 4-6 năm: Hiện thực hóa vi mạch tích hợp SoC hỗn hợp analog-digital trên tiến trình CMOS $28\text{nm} / 16\text{nm}$ FinFET, đưa tần số lấy mẫu TI-ADC vượt ngưỡng $10\text{ GS/s}$ phục vụ trạm gốc 5G-Advanced / 6G sub-THz.
  3. Giai đoạn 7-10 năm: Nghiên cứu các kiến trúc ADC thích nghi tự học (Self-learning Cognitive ADCs) ứng dụng mạng nơ-ron spiking (Neuromorphic DSP) tích hợp quang tử học (Photonic-Electronic TI-ADC) cho các hệ thống radar lượng tử và truyền thông không gian sâu.

Kết luận

Luận án tiến sĩ của tác giả Đinh Thị Kim Phượng đã mang lại những đóng góp khoa học đặc biệt xuất sắc và có giá trị ứng dụng thực tiễn cao:

  1. Hoàn thiện khung lý thuyết mô hình hóa sai lệch toàn diện: Biểu diễn chính xác ảnh hưởng liên đới của 4 loại sai lệch kênh trong TI-ADC dưới dạng giải tích miền tần số rời rạc, làm cơ sở toán học vững chắc cho việc thiết kế các thuật toán bù trừ số.
  2. Đề xuất thành công kiến trúc hiệu chỉnh TI-ADC ANC đột phá: Hiện thực hóa giải pháp hiệu chỉnh nền hoàn toàn số đồng thời lệch gain và timing skew, nâng cao vượt bậc hiệu năng TI-ADC với $\text{SNDR} \ge 60\text{ dB}$, $\text{SFDR} \ge 85\text{ dB}$, $\text{ENOB} \approx 10\text{ bit}$ trên toàn bộ các băng tần Nyquist mà không cần bộ lọc HPF hay mạch tiêm tín hiệu giả.
  3. Phát triển phương pháp luận FFC nhóm tín hiệu tiên phong: Rút ngắn $80%$ thời gian tối ưu hóa độ dài từ mã cho các hệ thống DSP phức tạp, giải quyết triệt để bài toán thắt cổ chai khi chuyển đổi giải thuật từ dấu phẩy động sang dấu phẩy tĩnh.
  4. Tối ưu hóa phần cứng và kiểm chứng thực nghiệm xuất sắc: Triển khai thành công trên FPGA Kintex-7 (tài nguyên $\le 10%$) và tổng hợp ASIC PDK XFab SOI CMOS 180nm với diện tích $0,42\text{ mm}^2$ và công suất tiêu thụ tối ưu $18,6\text{ mW}$.
  5. Hiện thực hóa bộ FFT đa phương thức hiệu năng cao cho chuẩn IEEE 802.11ax: Tích hợp thành công kiến trúc lai MDC-SDF với bộ tối ưu hệ số Twiddle, giảm thiểu diện tích mạch và đáp ứng hoàn hảo yêu cầu khắt khe của các thiết bị Wi-Fi thế hệ mới.
  6. Mở ra các hướng nghiên cứu chuyển tiếp có tầm ảnh hưởng toàn cầu: Đặt nền móng vững chắc cho các hệ thống thu phát vô tuyến định nghĩa bằng phần mềm SDR, trạm thu phát sóng trực tiếp RF băng siêu rộng và công nghệ vi mạch tích hợp bán dẫn tiên tiến.