Tổng quan luận án

Trong các hệ thống thông tin vô tuyến và hữu tuyến tốc độ cao như thiết bị đầu cuối/cổng kết nối (Set-Top Box/Gateway), trạm thu phát gốc (BTS) và truyền dẫn sóng ngắn (Wave Backhaul), kiến trúc máy thu trực tiếp RF (RF direct receiver) hoặc máy thu lấy mẫu trực tiếp trên miền số (DDS) sử dụng vô tuyến cấu hình mềm (SDR) đang dần thay thế các kiến trúc truyền thống. Việc đưa bộ chuyển đổi tương tự - số (ADC) đặt gần ăng-ten ngay sau bộ khuếch đại tạp âm thấp (LNA) cho phép chuyển phần lớn các khâu xử lý tương tự sang miền số, mang lại tính linh hoạt cao trong việc lập trình và tái cấu hình. Tuy nhiên, việc số hóa này đặt ra hai rào cản kỹ thuật lớn:

  1. Yêu cầu bộ ADC phải hoạt động ở tốc độ lấy mẫu rất cao (cỡ vài GHz) nhưng vẫn phải đảm bảo mức tiêu thụ năng lượng thấp và độ phân giải cao.
  2. Nhu cầu tối ưu hóa tài nguyên phần cứng và công suất tiêu thụ khi triển khai các thuật toán xử lý tín hiệu số (DSP) phức tạp trên nền tảng vi mạch chuyên dụng (ASIC) hoặc mảng logic lập trình được (FPGA).

Để giải quyết vấn đề tốc độ và công suất, giải pháp ADC ghép xen thời gian (Time-Interleaved ADC – TI-ADC) được sử dụng. Bằng cách kết nối song song $M$ bộ ADC thành phần (sub-ADC) hoạt động ở tần số lấy mẫu $f_s/M$ và lệch pha tuần tự $2\pi/M$, TI-ADC đạt được tốc độ lấy mẫu tổng thể $f_s$ trong khi tiết kiệm năng lượng so với một bộ ADC đơn lẻ có cùng tốc độ. Mặc dù vậy, các dung sai trong quy trình chế tạo, sự biến thiên của điện áp nguồn và nhiệt độ (PVT) dẫn đến các sai lệch nội tại giữa các sub-ADC: độ lệch một chiều (DC offset), lệch hệ số khuếch đại (gain mismatch), lệch thời gian lấy mẫu (timing mismatch/timing skew) và lệch băng thông (bandwidth mismatch). Các sai lệch này tạo ra các hài nhiễu làm suy giảm nghiêm trọng tỷ số tín hiệu trên nhiễu và méo (SNDR), dải động không bị làm giả (SFDR) và số bit hiệu dụng (ENOB) của TI-ADC.

Khoảng trống nghiên cứu được luận án chỉ ra gồm hai điểm chính:

  1. Các kỹ thuật hiệu chỉnh sai lệch TI-ADC trước đây sử dụng mạch tương tự hoặc hỗn hợp gây phức tạp phần cứng và kéo dài thời gian thiết kế; trong khi các giải pháp hiệu chỉnh số hiện có thường yêu cầu tập bộ lọc thông cao (HPF), bộ tạo tín hiệu giả ngẫu nhiên (Pseudo), hoặc các phép tính tương quan chéo phức tạp, làm tăng đáng kể chi phí tài nguyên phần cứng.
  2. Quá trình chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) cho các hệ thống DSP có hồi tiếp phức tạp (như bộ hiệu chỉnh sai lệch TI-ADC) thường tốn nhiều thời gian mô phỏng và tối ưu độ dài từ khi số lượng khối chức năng trong hệ thống lớn.

Mục tiêu nghiên cứu của luận án được xác định gồm:

  1. Đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC) hoạt động trên các băng tần Nyquist khác nhau.
  2. Đề xuất và thực hiện cải tiến kỹ thuật chuyển đổi dữ liệu dạng dấu phẩy động sang dấu phẩy tĩnh (FFC) dựa trên cơ sở nhóm tín hiệu cho các thuật toán DSP nhằm tối ưu hóa tài nguyên phần cứng, công suất tiêu thụ và thời gian chuyển đổi khi triển khai trên FPGA và ASIC.

Đối tượng nghiên cứu:

  • Bộ hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (TI-ADC ANC).
  • Giải pháp FFC áp dụng cho các bộ xử lý tín hiệu số trong khối thu băng rộng, cụ thể là bộ hiệu chỉnh TI-ADC ANC và bộ biến đổi Fourier nhanh đa phương thức (multimode FFT) dùng trong thiết bị WLAN chuẩn IEEE 802.11ax.

Phạm vi nghiên cứu:

  • Quá trình hiệu chỉnh sai lệch của các sub-ADC trong TI-ADC được thực hiện ở chế độ nền (background calibration), chạy song song với quá trình chuyển đổi tín hiệu mà không làm gián đoạn hoạt động của ADC; tín hiệu đầu vào của TI-ADC chưa biết trước và được giả định là quá trình ngẫu nhiên dừng mở rộng (Wide Sense Stationary - WSS).
  • Giải pháp FFC tập trung vào phương pháp bán tự động dựa trên mô phỏng, thực hiện nhóm tín hiệu dựa theo dải biên độ tín hiệu và hàm truyền đạt của các khối chức năng.

Tổng quan tài liệu và vị trí của luận án

Luận án đã hệ thống hóa các công trình nghiên cứu trong và ngoài nước liên quan đến hai hướng chính: hiệu chỉnh sai lệch trong TI-ADC và kỹ thuật chuyển đổi dấu phẩy tĩnh cho các hệ thống DSP.

Đối với kỹ thuật hiệu chỉnh sai lệch trong TI-ADC:

  • Hiệu chỉnh lệch offset: Luận án điểm lại các công trình của Jamal và cộng sự [63], Dyer và cộng sự [29], [61] về phương pháp cân bằng trung bình chuỗi đầu ra của các sub-ADC trong miền số; nghiên cứu của Chiu và cộng sự [27] về kỹ thuật hiệu chỉnh trước cho TI-ADC 5-bit; công trình của Stepanovic và cộng sự [24] thực hiện hiệu chỉnh tương tự cho bộ TI SAR ADC 64 kênh $2,6\text{ GHz}$ trên công nghệ CMOS $65\text{nm}$ đạt SNDR $48,5\text{ dB}$; công trình của M. Baert và cộng sự [25] hiệu chỉnh lệch offset và hệ số khuếch đại trên miền tương tự cho TI-ADC 3 kênh $40\text{ MHz}$.
  • Hiệu chỉnh lệch hệ số khuếch đại và thời gian lấy mẫu riêng lẻ: Các nghiên cứu của Lee và cộng sự [11], [51] tập trung vào lệch offset và hệ số khuếch đại; các nghiên cứu của Huang, Jin và cộng sự [61], [64] tập trung xử lý lệch thời gian lấy mẫu.
  • Hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu: Công trình của Vogel và cộng sự [116] mô hình hóa hệ thống TI-ADC $M$ kênh; nghiên cứu của Matsuno và cộng sự [73] sử dụng bộ tạo tín hiệu Pseudo (PAG); công trình của Wang và cộng sự [110] sử dụng tập bộ lọc thông cao (HPF); nghiên cứu của Tseng và cộng sự [104] sử dụng ma trận Hadamard kết hợp tính tương quan chéo để tái cấu trúc sai số; nghiên cứu của Divi và cộng sự [43] dùng tập bộ lọc FIR xấp xỉ bậc một.

Đối với kỹ thuật chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC):

  • Phương pháp dựa trên mô phỏng: C. Shi và cộng sự [5] kết hợp MATLAB với công cụ Accelerate FPGA [4] để tự động sinh mã HDL từ mô hình DSP.
  • Phương pháp dựa trên ngôn ngữ: K. Han và cộng sự [97] đề xuất chuyển đổi dựa trên SystemC cho hệ thống VLSI; nghiên cứu [98] phát triển công cụ tự động hóa quá trình FFC tránh tràn dữ liệu; công trình của Roy và cộng sự [90] áp dụng thuật toán tối ưu hóa tiến hóa (Evolutionary Optimise - EO) để giảm không gian tìm kiếm độ dài từ mã.

Vị trí và khoảng trống luận án lựa chọn giải quyết: Các giải pháp hiệu chỉnh đồng thời trước đây tồn tại nhược điểm: việc dùng bộ lọc HPF [110] hay mạch tạo tín hiệu Pseudo [73] làm gia tăng chi phí phần cứng, trong khi phương pháp ma trận Hadamard [104] có độ phức tạp tính toán lớn do xử lý tương quan chéo. Luận án khắc phục các hạn chế này bằng cách đề xuất cấu trúc hiệu chỉnh hoàn toàn trên miền số dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC). Cấu trúc này không cần đến tập bộ lọc HPF, không sử dụng bộ tạo tín hiệu Pseudo và không cần tính toán tương quan chéo, đồng thời có thể áp dụng cho tín hiệu đầu vào thuộc các băng tần Nyquist khác nhau. Đối với FFC, luận án giải quyết bài toán giảm thời gian tối ưu hóa độ dài từ cho các hệ thống DSP có vòng hồi tiếp phức tạp thông qua giải pháp phân nhóm tín hiệu dựa trên cơ sở toán học xác định công suất kỳ vọng và hàm truyền đạt.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và mô hình toán học

Luận án thiết lập mô hình toán học tổng quát cho bộ TI-ADC $M$ kênh dưới tác động đồng thời của 4 loại sai lệch: lệch hệ số khuếch đại $\Delta g_i$, lệch thời gian lấy mẫu $\Delta t_i$, độ lệch offset $\Delta o_i$ và đáp ứng xung $h_{\tau i}$ (đại diện cho lệch băng thông) của kênh thứ $i$ ($i = 0, 1, \dots, M-1$). Tín hiệu đầu ra trong miền thời gian của sub-ADC thứ $i$ được biểu diễn: $$\hat{x}i(t) = (1 + \Delta g_i) h{\tau i} * x(t - \Delta t_i) + \Delta o_i$$

Tín hiệu tổng hợp tại đầu ra của bộ TI-ADC trong miền tần số $Y(j\omega)$ sau phép biến đổi Fourier có dạng: $$Y(j\omega) = \frac{1}{T_s} \sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M} \sum_{i=0}^{M-1} (1 + \Delta g_i) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)\Delta t_i} H_{\tau i}\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j k i \frac{2\pi}{M}} X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) \right] + \frac{2\pi}{T_s} \sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M} \sum_{i=0}^{M-1} \Delta o_i e^{-j k i \frac{2\pi}{M}} \right] \delta\left(\omega - k\frac{\omega_s}{M}\right)$$

Từ phương trình giải tích trên, luận án rút ra các đặc tính phổ của sai lệch:

  • Hài nhiễu do lệch offset xuất hiện cố định tại các tần số $k \cdot \frac{\omega_s}{M}$, không phụ thuộc vào tần số tín hiệu vào $x(t)$.
  • Hài nhiễu do lệch hệ số khuếch đại, sai lệch thời gian lấy mẫu và lệch băng thông xuất hiện tại các vị trí tần số $\pm\omega_{in} + k \cdot \frac{\omega_s}{M}$, phụ thuộc trực tiếp vào tần số tín hiệu vào $\omega_{in}$.

Sự suy giảm thông số SNDR và SFDR dưới tác động tổng hợp của các sai lệch được mô hình hóa theo biểu thức: $$SNDR \approx -10 \log_{10} \left( \sigma_g^2 + \omega_0^2 \sigma_t^2 + \frac{\sigma_o^2}{A_{in}^2} + \frac{2^{-2N}}{3} \right)$$ Trong đó $\sigma_o, \sigma_g, \sigma_t$ lần lượt là giá trị hiệu dụng (RMS) của sai lệch offset, hệ số khuếch đại và thời gian lấy mẫu; $A_{in}$ là biên độ tín hiệu vào; $N$ là độ phân giải lý thuyết của sub-ADC.

Nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) được xây dựng dựa trên thuật toán bình phương tối thiểu trung bình (LMS). Cấu trúc gồm bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) để tạo tín hiệu đạo hàm của tín hiệu đầu vào, từ đó ước lượng đồng thời vector sai lệch hệ số khuếch đại $\mathbf{c}_g$ và vector sai lệch thời gian lấy mẫu $\mathbf{c}_r$ mà không cần khôi phục lại chuỗi dữ liệu gốc qua tương quan chéo.

Cơ sở toán học của kỹ thuật FFC dựa trên việc nhóm tín hiệu: Độ dài từ mã ($WL$) gồm phần dấu ($S$), độ dài phần nguyên ($IWL$) và độ dài phần thập phân ($FWL$). Bằng cách xác định hàm truyền đạt của các khối cộng, trừ, nhân và tính toán công suất kỳ vọng của tín hiệu tại các nút trung gian, các tín hiệu có dải động và độ nhạy tương đương được gộp thành từng nhóm. Việc tối ưu hóa độ dài từ mã được thực hiện trên từng nhóm biến thay vì từng biến riêng lẻ, giúp giảm không gian tìm kiếm trong thuật toán tối ưu hóa độ dài từ mã (WLO).

Phương pháp nghiên cứu

Luận án áp dụng phương pháp nghiên cứu định lượng kết hợp giữa giải tích toán học, mô phỏng số và thực nghiệm phần cứng:

  • Mô hình hóa và mô phỏng thuật toán: Xây dựng mô hình toán, kiểm chứng bằng mô phỏng Monte Carlo trên môi trường MATLAB/Simulink với các kịch bản tín hiệu: đơn tần, đa tần, tín hiệu điều chế 16-QAM, 256-QAM tại các băng tần Nyquist từ 1 đến 4.
  • Triển khai và kiểm thử phần cứng:
    • Mô tả phần cứng bằng ngôn ngữ VHDL/Verilog.
    • Kiểm chứng chức năng và đánh giá tài nguyên trên FPGA Xilinx Kintex-7 (XC7K325T) và FPGA Altera Stratix IV thông qua kỹ thuật FPGA vòng kín (FPGA-in-the-Loop - FIL).
    • Đánh giá diện tích vi mạch và công suất tiêu thụ bằng công cụ tổng hợp logic Cadence Genus 162 sử dụng thư viện công nghệ PDK XFab SOI CMOS $180\text{nm}$.

Nội dung chính theo từng chương

Chương 1: Tổng quan về TI-ADC trong khối thu băng rộng

Chương 1 phân tích vai trò của TI-ADC trong kiến trúc máy thu trực tiếp RF/SDR và các yếu tố giới hạn hiệu năng của hệ thống. Luận án phân tích chi tiết hai chỉ số phẩm chất thông dụng của ADC là $FoM_W$ (theo Walden) và $FoM_S$ (theo Schreier): $$FoM_S(dB) = SNDR(dB) + 10\log_{10}\left(\frac{BW}{P}\right)$$ Trong đó $BW$ là băng thông tín hiệu và $P$ là công suất tiêu thụ. Khi tăng tần số lấy mẫu của một bộ ADC đơn lẻ lên $N$ lần, công suất tiêu thụ tăng theo hàm mũ $2^N$. Ngược lại, kỹ thuật TI-ADC gồm $M$ kênh cho phép giảm công suất tiêu thụ của từng sub-ADC: $$\frac{P_{TI-ADC}}{M \cdot P_{sub-ADC}} = \frac{T_s - T_{ov}}{T_s - \frac{T_{ov}}{M}} \le 1$$ Đồng thời, công suất tiêu thụ của mạch tạo xung nhịp trong TI-ADC cũng giảm đáng kể do điện dung chuyển mạch của mỗi sub-ADC giảm $M$ lần: $$P_{C TI-ADC} = f_s \left( \frac{C_{MOS}}{M^2} + C_{int} \right) V_{DD}^2$$

Chương này trình bày chi tiết cơ chế tác động của 4 loại sai lệch nội tại:

  1. Lệch offset: Gây suy giảm tuyến tính SNDR theo giá trị RMS $\sigma_o$. Khi lệch offset bằng $1\text{ LSB}$, SNDR giảm khoảng $20\text{ dB}$; tăng gấp đôi lệch offset làm SNDR giảm $6\text{ dB}$ (tương đương mất 1 bit độ phân giải).
  2. Lệch hệ số khuếch đại: Làm SNDR suy giảm theo hàm mũ với độ lệch $\sigma_g$. Khi lệch hệ số khuếch đại là $0,1%$, SNDR giảm khoảng $20\text{ dB}$.
  3. Lệch thời gian lấy mẫu: Mức độ suy giảm SNDR tỉ lệ thuận với tần số tín hiệu vào $\omega_{in}$ và độ lệch chuẩn $\sigma_t$. Ở vùng tần số cao, sai lệch này là nguyên nhân chính làm suy giảm hiệu năng.
  4. Lệch băng thông: Làm sai lệch biên độ và pha phụ thuộc tần số do sai khác hằng số thời gian $\tau_i = R_i C_i$ của mạch lấy mẫu và giữ mẫu (S&H), gây suy giảm mạnh SNDR khi tần số tín hiệu tiến gần tần số cắt $f_{ci}$.

Cuối chương, tác giả tổng kết các thách thức khi triển khai phần cứng cho bộ hiệu chỉnh số và chỉ ra sự cần thiết của việc phát triển thuật toán FFC tối ưu cho các hệ thống DSP có vòng hồi tiếp.

Chương 2: Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại, thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC

Chương 2 đề xuất cấu trúc hiệu chỉnh số thích nghi cho TI-ADC $M$ kênh dựa trên nguyên tắc ANC. Cấu trúc đề xuất sử dụng bộ lọc đạo hàm thông dải BDF nhằm trích xuất thành phần sai lệch thời gian lấy mẫu dưới dạng tín hiệu vi phân, kết hợp vòng lặp thích nghi LMS để cập nhật vector hiệu chỉnh hệ số khuếch đại $\mathbf{c}_g$ và vector hiệu chỉnh thời gian lấy mẫu $\mathbf{c}_r$.

Các kết quả mô phỏng và đánh giá hiệu năng đạt được:

  • Tín hiệu đơn tần ở băng tần Nyquist cơ bản ($f_{in} = 0,45 f_s$): Trước hiệu chỉnh, phổ tín hiệu ra xuất hiện các hài nhiễu rõ rệt do lệch gain và timing. Sau khi hiệu chỉnh, các hài nhiễu bị triệt tiêu, đưa SNDR và SFDR tiệm cận mức lý thuyết của ADC 11-bit.
  • Khảo sát độ nhạy theo sai lệch thời gian lấy mẫu: Khi cố định giá trị RMS lệch gain $\sigma_g = 0,01$ và thay đổi giá trị RMS lệch timing $\sigma_t$ từ $0$ đến $10\text{ ps}$, bộ hiệu chỉnh ANC duy trì độ ổn định cao, SNDR đạt trên $60\text{ dB}$ và SFDR đạt trên $85\text{ dB}$.
  • Tín hiệu băng rộng và điều chế số: Thử nghiệm với tín hiệu thông dải trong dải tần $[0,1f_s; 0,45f_s]$, tín hiệu $16\text{-QAM}$ băng thông $10\text{ MHz}$ và $100\text{ MHz}$ (sóng mang $0,29f_s$), tín hiệu $256\text{-QAM}$ (sóng mang $0,45f_s + f_s$).
  • Mở rộng trên các băng tần Nyquist: Đánh giá trên 4 băng tần Nyquist đầu tiên (tín hiệu đơn tần và đa tần). Kết quả kiểm chứng cho thấy thuật toán ANC hội tụ ổn định trên tất cả các băng Nyquist mà không cần thay đổi cấu trúc phần cứng của bộ ước lượng.

Chương 3: Phát triển giải pháp FFC và ứng dụng cho các thuật toán DSP

Chương 3 trình bày giải pháp FFC cải tiến dựa trên kỹ thuật nhóm tín hiệu và ứng dụng thực nghiệm trên hai hệ thống DSP:

  1. Kỹ thuật nhóm tín hiệu trong FFC:

    • Phân tích cơ sở toán học về sự lan truyền phương sai và công suất tín hiệu qua các phần tử xử lý cơ bản (khối cộng, khối trừ, khối nhân).
    • Xây dựng thuật toán gom nhóm các nút tín hiệu trung gian có đặc tính phân bố tương tự nhau, giúp giảm số lượng biến tối ưu trong không gian tìm kiếm $WLO$.
    • Giảm thời gian thực hiện chuyển đổi dấu phẩy tĩnh xuống xấp xỉ $1/3$ so với phương pháp tối ưu hóa từng biến riêng lẻ mà vẫn đảm bảo sai số trung bình bình phương (MSE) trong ngưỡng cho phép.

  2. Ứng dụng cho bộ FFT đa phương thức trong thiết bị WLAN chuẩn IEEE 802.11ax:

    • Thiết kế kiến trúc FFT kết hợp giữa bộ tính toán đồng thời đa đường (MDC) và bộ hồi tiếp đường đơn (SDF), tối ưu hóa các nhân tố Twiddle ($Tw$).
    • Tối ưu cấu trúc khối xử lý PU4 nhằm giảm số bộ nhân phức.
    • Triển khai trên FPGA Altera Stratix IV: kết quả tổng hợp cho thấy việc áp dụng FFC theo nhóm tín hiệu giúp giảm đáng kể diện tích sử dụng logic, giảm công suất tiêu thụ và đáp ứng yêu cầu thông lượng của chuẩn 802.11ax cho tất cả các kích thước khung (từ 64 đến 2048 điểm).

  3. Ứng dụng cho bộ hiệu chỉnh TI-ADC ANC:

    • Thực hiện quy trình FFC để chuyển đổi toàn bộ kiến trúc hiệu chỉnh TI-ADC ANC sang định dạng dấu phẩy tĩnh.
    • Triển khai thực nghiệm trên kit FPGA Xilinx Kintex-7 (XC7K325T): tài nguyên logic sử dụng chiếm $\le 10%$ tổng tài nguyên của chip.
    • Tổng hợp mạch ASIC trên công cụ Cadence Genus 162 với thư viện công nghệ PDK XFab SOI CMOS $180\text{nm}$: phân tích chi tiết diện tích vi mạch (diện tích tế bào chuẩn), số lượng cổng logic và tổng công suất tiêu thụ của bộ hiệu chỉnh.

Kết quả và những đóng góp mới

Luận án tự tổng kết hai đóng góp mới chính về mặt khoa học và kỹ thuật:

  1. Đóng góp thứ nhất: Đề xuất giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu trong bộ TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ can nhiễu (ANC) hoạt động trên các băng tần Nyquist. Toàn bộ thuật toán ước lượng và bù sai lệch được thực hiện trong miền kỹ thuật số ở chế độ nền với tín hiệu vào chưa biết trước (giả định WSS), loại bỏ yêu cầu về các bộ lọc phụ HPF hay mạch tạo mã giả ngẫu nhiên Pseudo.
  2. Đóng góp thứ hai: Phát triển giải pháp chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) dựa trên kỹ thuật nhóm tín hiệu, chứng minh cơ sở toán học dựa trên dải động và hàm truyền đạt của các khối chức năng. Phương pháp giúp giảm thời gian thực hiện chuyển đổi FFC xuống còn khoảng $1/3$ và tối ưu hóa tài nguyên phần cứng khi triển khai các hệ thống DSP có cấu trúc phức tạp và vòng hồi tiếp.
Thông số / Tiêu chí Mục tiêu thiết kế Kết quả đạt được trong luận án
Tần số lấy mẫu TI-ADC ($f_s$) $\ge 2,7\text{ GHz}$ Đáp ứng băng tần lấy mẫu cỡ GHz
Độ phân giải lý thuyết ADC $11\text{ bit}$ $11\text{ bit}$
Tỷ số tín hiệu trên nhiễu và méo ($SNDR$) $\ge 60\text{ dB}$ Đạt $\ge 60\text{ dB}$ sau hiệu chỉnh
Dải động không bị làm giả ($SFDR$) $\ge 85\text{ dB}$ Đạt $\ge 85\text{ dB}$ sau hiệu chỉnh
Số bit hiệu dụng ($ENOB$) $\approx 10\text{ bit}$ Đạt xấp xỉ $10\text{ bit}$
Tài nguyên FPGA Kintex-7 XC7K325T $\le 10%$ $\le 10%$
Thời gian thực hiện FFC (có nhóm vs. không nhóm) Giảm thời gian tối ưu Giảm xuống còn $\approx 1/3$
Nền tảng tổng hợp ASIC Đánh giá công suất, diện tích Cadence Genus 162 / PDK XFab SOI CMOS 180nm

Kiến nghị và giải pháp đề xuất từ luận án:

  • Ứng dụng giải pháp TI-ADC ANC vào các khối thu vô tuyến định nghĩa bằng phần mềm băng rộng trong thông tin di động thế hệ mới (4G/5G) và các trạm BTS/Backhaul đòi hỏi tần số lấy mẫu cao và tiêu thụ năng lượng thấp.
  • Áp dụng quy trình FFC nhóm tín hiệu cho các bài toán thiết kế hệ thống DSP phức tạp có vòng hồi tiếp trên phần cứng FPGA và vi mạch chuyên dụng ASIC để rút ngắn thời gian thiết kế (Time-to-Market).

Hạn chế và hướng nghiên cứu tiếp

Hạn chế được luận án ghi nhận:

  • Thuật toán hiệu chỉnh TI-ADC ANC được xây dựng dựa trên giả định tín hiệu đầu vào là quá trình ngẫu nhiên dừng mở rộng (WSS).
  • Nghiên cứu tập trung giải quyết đồng thời sai lệch hệ số khuếch đại và sai lệch thời gian lấy mẫu; ảnh hưởng của lệch băng thông giữa các kênh chưa được tích hợp xử lý đồng thời trong cùng một vòng lặp ANC thích nghi trên miền số.
  • Quy trình FFC đề xuất hiện dừng ở mức bán tự động dựa trên mô phỏng, vẫn cần sự can thiệp của người thiết kế trong khâu phân tích hàm truyền đạt để gom nhóm ban đầu.

Hướng nghiên cứu tiếp theo:

  • Mở rộng thuật toán hiệu chỉnh số để xử lý đồng thời cả 4 loại sai lệch (offset, gain, timing, bandwidth) trên cùng một cấu trúc phần cứng thống nhất.
  • Tự động hóa hoàn toàn quy trình phân tích và nhóm tín hiệu trong công cụ FFC mà không cần can thiệp thủ công.
  • Chế tạo thử nghiệm mẫu vi mạch thực tế (tape-out) tích hợp lõi TI-ADC cùng bộ xử lý số hiệu chỉnh ANC trên các công nghệ vi mạch CMOS tiên tiến.

Giá trị tham khảo

Luận án là tài liệu tham khảo chuyên sâu cho các đối tượng:

  • Nghiên cứu sinh và học viên cao học ngành Kỹ thuật Điện tử, Kỹ thuật Viễn thông và Kỹ thuật Máy tính: Tham khảo mô hình toán học giải tích về các sai lệch trong TI-ADC (Chương 1, Chương 2) và phương pháp luận thiết kế hệ thống xử lý số tín hiệu.
  • Kỹ sư thiết kế vi mạch số và FPGA (RTL/ASIC Engineers): Tham khảo cấu trúc phần cứng bộ lọc vi phân BDF, bộ thích nghi LMS không dùng bộ chia, kiến trúc FFT đa phương thức kết hợp MDC/SDF (Chương 3 và Phụ lục A), cùng mã nguồn các hàm mô phỏng FFC (Phụ lục B).
  • Các nhà nghiên cứu về hệ thống truyền thông vô tuyến cấu hình mềm (SDR): Tham khảo giải pháp cải thiện ENOB, SNDR, SFDR cho các khối thu băng rộng lấy mẫu trực tiếp RF tốc độ gigasample trên giây.

Câu hỏi thường gặp

1. Tại sao kiến trúc TI-ADC lại giúp tiết kiệm năng lượng so với việc sử dụng một bộ ADC đơn lẻ có cùng tốc độ lấy mẫu?

Theo các phân tích trong Chương 1, công suất tiêu thụ của một bộ ADC đơn lẻ tăng theo hàm số mũ ($2^N$) khi tần số lấy mẫu tăng. Khi sử dụng kiến trúc TI-ADC gồm $M$ kênh, mỗi sub-ADC chỉ cần hoạt động ở tần số thấp hơn $M$ lần ($f_s/M$), giúp giảm tỷ lệ tiêu thụ công suất $\frac{P_{TI-ADC}}{M \cdot P_{sub-ADC}} \le 1$. Đồng thời, dung sai điện dung chuyển mạch $C_{MOS}$ của mỗi sub-ADC giảm $M$ lần, làm giảm công suất nguồn tiêu thụ của mạch tạo xung nhịp $P_{C TI-ADC} = f_s \left( \frac{C_{MOS}}{M^2} + C_{int} \right) V_{DD}^2$.

2. Các thành phần sai lệch trong TI-ADC tạo ra hài nhiễu tại những vị trí tần số nào trên phổ đầu ra?

Dựa trên công thức khai triển Fourier $Y(j\omega)$ của luận án:

  • Độ lệch offset $\Delta o_i$ tạo ra các vạch phổ nhiễu cố định tại tần số $k \cdot \frac{\omega_s}{M}$ (với $k = 0, 1, \dots, M-1$), hoàn toàn độc lập với tần số tín hiệu vào.
  • Lệch hệ số khuếch đại $\Delta g_i$, lệch thời gian lấy mẫu $\Delta t_i$ và lệch băng thông $H_{\tau i}$ tạo ra các hài nhiễu xuất hiện tại các vị trí tần số $(\pm\omega_{in} + k \cdot \frac{\omega_s}{M})$, phụ thuộc trực tiếp vào tần số tín hiệu vào $\omega_{in}$.

3. Kỹ thuật hiệu chỉnh theo nguyên tắc ANC đề xuất có điểm gì khác biệt so với các kỹ thuật của Matsuno [73] hay Wang [110]?

Kỹ thuật của Wang [110] đòi hỏi bổ sung tập bộ lọc thông cao (HPF), còn kỹ thuật của Matsuno [73] cần mạch tạo tín hiệu giả ngẫu nhiên Pseudo (PAG), làm tăng diện tích và tài nguyên phần cứng. Kỹ thuật ANC của luận án thực hiện ước lượng và bù sai lệch hoàn toàn trên miền số ở chế độ nền (background), sử dụng bộ lọc đạo hàm thông dải BDF kết hợp thuật toán LMS mà không cần tập bộ lọc HPF, không cần bộ tạo tín hiệu Pseudo và không cần thực hiện các phép tính tương quan chéo ma trận phức tạp.

4. Cơ chế nhóm tín hiệu trong phương pháp FFC của luận án hoạt động như thế nào và mang lại hiệu quả gì?

Cơ chế nhóm tín hiệu dựa trên việc phân tích hàm truyền đạt của các khối chức năng (cộng, trừ, nhân) và công suất kỳ vọng của tín hiệu tại các điểm nút. Các biến tín hiệu có cùng dải động và hàm truyền đạt tương đương được gộp thành một nhóm để thực hiện tối ưu hóa độ dài từ ($WLO$) đồng thời. Kết quả thực nghiệm cho thấy phương pháp này rút ngắn thời gian chuyển đổi dấu phẩy tĩnh xuống còn khoảng $1/3$ so với khi tối ưu từng biến độc lập, trong khi vẫn kiểm soát được sai số trung bình bình phương (MSE).

5. Bộ hiệu chỉnh TI-ADC ANC sau khi tối ưu hóa dấu phẩy tĩnh đạt được các chỉ số thực nghiệm phần cứng như thế nào?

Khi triển khai trên kit FPGA Xilinx Kintex-7 (XC7K325T), bộ hiệu chỉnh chiếm dưới $10%$ tài nguyên phần cứng. Khi tổng hợp logic trên công nghệ vi mạch PDK XFab SOI CMOS $180\text{nm}$ bằng công cụ Cadence Genus 162, bộ hiệu chỉnh khôi phục được hiệu năng của TI-ADC đạt thông số $SNDR \ge 60\text{ dB}$, $SFDR \ge 85\text{ dB}$ và $ENOB \approx 10\text{ bit}$ từ bộ ADC 11-bit trên các băng tần Nyquist khác nhau ở tốc độ lấy mẫu $\ge 2,7\text{ GHz}$.

Kết luận

Luận án của nghiên cứu sinh Đinh Thị Kim Phượng đã giải quyết thành công hai bài toán trọng tâm trong thiết kế khối thu băng rộng: hiệu chỉnh đồng thời lệch hệ số khuếch đại, lệch thời gian lấy mẫu của TI-ADC bằng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) trên các băng tần Nyquist, và phát triển kỹ thuật chuyển đổi dấu phẩy tĩnh (FFC) dựa trên cơ sở nhóm tín hiệu. Các đóng góp lý thuyết được kiểm chứng chặt chẽ thông qua mô hình toán học, mô phỏng Monte Carlo, thực nghiệm trên nền tảng phần cứng FPGA Kintex-7/Stratix IV và tổng hợp logic ASIC trên công nghệ CMOS $180\text{nm}$. Các kết quả nghiên cứu đã được công bố trên các tạp chí khoa học quốc tế uy tín (AEU, IEICE) và hội nghị chuyên ngành (ICACT, ICCE), mang lại giá trị ứng dụng thiết thực cho các hệ thống thông tin vô tuyến băng rộng thế hệ mới.