Luận văn thạc sĩ kỹ thuật viễn thông nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng sigma delta trong chip thu phát tín hiệu sub ghz

Luận văn về thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số Sigma Delta cho chip thu phát Sub-GHz. Nghiên cứu chuyên sâu kỹ thuật viễn thông.

• Tác giả: Trần Nhật Hoài Bảo
• Người hướng dẫn: TS. Huỳnh Phú Minh Cường
• Trường học: Trường Đại học Bách Khoa - ĐHQG TP.HCM
• Chuyên ngành: Kỹ Thuật Viễn Thông
• Đề tài: Nghiên cứu và Thiết Kế Vi Mạch Chuyển Đổi Tín Hiệu Tương Tự Sang Số Dạng Sigma Delta Trong Chip Thu Phát Tín Hiệu Sub-GHz
• Loại tài liệu: Luận văn thạc sĩ
• Năm xuất bản: 2019
• Địa điểm: TP. Hồ Chí Minh

Tóm tắt

I. Tổng Quan Thiết Kế Vi Mạch Chuyển Đổi ADC Sigma Delta

Cuộc cách mạng công nghiệp 4.0 và sự trỗi dậy của Internet vạn vật (IoT) thúc đẩy nhu cầu về các thiết bị thông minh, kết nối không dây. Chip thu phát Sub-GHz đóng vai trò quan trọng trong các ứng dụng như đo lường thông minh, chiếu sáng thông minh và giám sát môi trường, đặc biệt trong bối cảnh xây dựng các thành phố thông minh. Các thiết bị này cần hiệu suất cao và tiêu thụ năng lượng thấp. Trong kiến trúc chip thu phát Sub-GHz, khối chuyển đổi tín hiệu tương tự sang số (ADC) là yếu tố then chốt, chuyển đổi tín hiệu trung tần thành tín hiệu số để xử lý. ADC Sigma Delta nổi bật nhờ độ phân giải và độ chính xác cao, đồng thời đảm bảo hiệu suất chuyển đổi năng lượng hiệu quả, đáp ứng nhu cầu khắt khe của các ứng dụng IoT và Wireless Sensor Networks. Theo nghiên cứu [TRAN NHAT HOAI BAO - Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHz], khối ADC đóng vai trò then chốt trong việc chuyển đổi tín hiệu trung tần. Các kỹ sư cần chú trọng thiết kế và phát triển các giải pháp thiết kế vi mạch tối ưu cho ADC Sigma Delta. Các giải pháp này sẽ giúp cải thiện đáng kể hiệu năng và giảm thiểu tiêu thụ năng lượng.

1.1. Vai Trò Của ADC Sigma Delta Trong Chip Thu Phát Sub GHz

Trong cấu trúc chip thu phát Sub-GHz, ADC Sigma Delta đảm nhiệm vai trò chuyển đổi tín hiệu tương tự trung tần thành tín hiệu số. Điều này cho phép các bộ xử lý tín hiệu số (DSP) thực hiện các thuật toán xử lý tín hiệu phức tạp, trích xuất thông tin hữu ích từ tín hiệu thu được. Độ chính xác và hiệu suất của ADC ảnh hưởng trực tiếp đến hiệu suất tổng thể của hệ thống thu phát, đặc biệt là trong các ứng dụng yêu cầu độ nhạy cao và độ tin cậy cao. Việc lựa chọn ADC Sigma Delta là một quyết định chiến lược, cân bằng giữa hiệu suất, độ phân giải, và tiêu thụ năng lượng. Thiết kế tối ưu cho vi mạch ADC sẽ giúp giảm kích thước và chi phí sản xuất, đồng thời tăng cường khả năng cạnh tranh của sản phẩm.

1.2. Ưu Điểm Của Kiến Trúc Sigma Delta Cho Ứng Dụng Sub GHz

Kiến trúc Sigma Delta mang lại nhiều lợi thế cho ứng dụng Sub-GHz, bao gồm độ phân giải cao, độ chính xác cao, và khả năng chịu nhiễu tốt. ADC Sigma Delta sử dụng kỹ thuật quá lấy mẫu và định hình nhiễu để đẩy nhiễu lượng tử ra khỏi băng thông tín hiệu quan tâm, từ đó cải thiện tỷ số tín hiệu trên nhiễu (SNR). Ngoài ra, kiến trúc này cho phép đơn giản hóa các yêu cầu về bộ lọc tương tự phía trước ADC, giảm chi phí và độ phức tạp của hệ thống. Tiêu thụ năng lượng thấp là một ưu điểm quan trọng khác, đặc biệt trong các ứng dụng IoT và Wireless Sensor Networks yêu cầu thời lượng pin dài. Theo tài liệu, ADC Sigma Delta sử dụng kỹ thuật chuyển đổi năng lượng hiệu quả cao. Việc tối ưu hóa thiết kế vi mạch sẽ mang lại hiệu quả cao.

II. Thách Thức Trong Thiết Kế Vi Mạch ADC Sigma Delta Sub GHz

Việc thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số (ADC) Sigma Delta cho chip thu phát Sub-GHz đặt ra nhiều thách thức kỹ thuật. Đảm bảo hiệu suất cao (độ phân giải, SNR, SFDR) đồng thời duy trì tiêu thụ năng lượng thấp là một bài toán khó. Thiết kế phải chống chịu được các tác động từ quá trình sản xuất, biến đổi nhiệt độ và điện áp nguồn (PVT variations). Các yếu tố như nhiễu, độ lệch và sự không tuyến tính của các linh kiện analog có thể ảnh hưởng đáng kể đến hiệu suất của ADC. Thiết kế mạch lọc giảm mẫu (decimation filter) cũng đòi hỏi sự cân nhắc kỹ lưỡng để đảm bảo loại bỏ hiệu quả các thành phần nhiễu ngoài băng thông tín hiệu, đồng thời đáp ứng các yêu cầu về tốc độ dữ liệu đầu ra. Các kỹ sư cần sử dụng các công cụ mô phỏng vi mạch hiện đại và áp dụng các kỹ thuật thiết kế vi mạch tiên tiến để vượt qua những thách thức này.

2.1. Yêu Cầu Khắt Khe Về Tiêu Thụ Năng Lượng và Hiệu Suất

Trong các ứng dụng Sub-GHz dành cho IoT và mạng cảm biến không dây, tiêu thụ năng lượng thấp là yếu tố sống còn. Các thiết bị thường hoạt động bằng pin và cần có thời gian hoạt động dài. Đồng thời, hiệu suất của ADC Sigma Delta (độ phân giải, SNR, SFDR) phải đáp ứng các yêu cầu của ứng dụng, đảm bảo khả năng thu nhận và xử lý tín hiệu chính xác. Sự đánh đổi giữa tiêu thụ năng lượng và hiệu suất là một thách thức lớn trong thiết kế vi mạch. Các kỹ thuật như tối ưu hóa năng lượng ở cấp độ mạch, sử dụng các kiến trúc ADC hiệu quả và lựa chọn công nghệ chế tạo phù hợp có thể giúp giải quyết bài toán này.

2.2. Ảnh Hưởng Của Biến Động PVT Đến Hiệu Suất ADC Sigma Delta

Các biến động trong quá trình sản xuất, nhiệt độ và điện áp nguồn (PVT variations) có thể gây ra sự thay đổi đáng kể trong các thông số của linh kiện vi mạch, ảnh hưởng đến hiệu suất của ADC Sigma Delta. Ví dụ, sự thay đổi trong điện áp ngưỡng của transistor có thể gây ra độ lệch trong mạch so sánh, làm giảm độ chính xác của ADC. Các kỹ thuật thiết kế vi mạch như sử dụng các mạch tự điều chỉnh (self-calibration), bù trừ độ lệch (offset compensation) và thiết kế mạnh mẽ (robust design) có thể giúp giảm thiểu ảnh hưởng của biến động PVT.

III. Phương Pháp Thiết Kế Mạch Điều Chế Sigma Delta Hiệu Quả Cao

Thiết kế mạch điều chế Sigma Delta là cốt lõi của ADC Sigma Delta. Để đạt hiệu suất cao, cần lựa chọn kiến trúc phù hợp (ví dụ: kiến trúc bậc cao, kiến trúc đa bit), tối ưu hóa các thông số thiết kế (ví dụ: tỷ số quá lấy mẫu, hệ số khuếch đại), và sử dụng các kỹ thuật thiết kế vi mạch tiên tiến. Các yếu tố như độ tuyến tính của các bộ khuếch đại, nhiễu và độ lệch của các bộ so sánh, và độ chính xác của mạch tạo xung (clock jitter) cần được xem xét kỹ lưỡng. Mô phỏng vi mạch đóng vai trò quan trọng trong việc đánh giá và tối ưu hóa hiệu suất của mạch điều chế trước khi tiến hành chế tạo. Các công cụ mô phỏng cho phép phân tích các tác động của các yếu tố khác nhau và xác định các giải pháp thiết kế tối ưu. Theo luận văn, thiết kế mạch điều chế bậc 3 - 1bit lượng tử là một trong những giải pháp.

3.1. Lựa Chọn Kiến Trúc Mạch Điều Chế Sigma Delta Tối Ưu

Việc lựa chọn kiến trúc mạch điều chế Sigma Delta phù hợp là bước quan trọng đầu tiên trong quá trình thiết kế. Các kiến trúc phổ biến bao gồm kiến trúc bậc nhất, bậc hai và bậc cao. Kiến trúc bậc cao có thể đạt được độ phân giải cao hơn, nhưng cũng phức tạp hơn và tiêu thụ nhiều năng lượng hơn. Kiến trúc đa bit sử dụng bộ lượng tử nhiều bit, giúp cải thiện tỷ số tín hiệu trên nhiễu (SNR) và giảm yêu cầu về tỷ số quá lấy mẫu (OSR). Lựa chọn kiến trúc phù hợp phụ thuộc vào các yêu cầu cụ thể của ứng dụng, cân bằng giữa hiệu suất, độ phức tạp và tiêu thụ năng lượng.

3.2. Tối Ưu Hóa Tỷ Số Quá Lấy Mẫu OSR và Hệ Số Khuếch Đại

Tỷ số quá lấy mẫu (OSR) và hệ số khuếch đại là hai thông số quan trọng ảnh hưởng đến hiệu suất của mạch điều chế Sigma Delta. Tăng OSR giúp đẩy nhiễu lượng tử ra khỏi băng thông tín hiệu quan tâm, cải thiện SNR. Tuy nhiên, tăng OSR cũng làm tăng tần số hoạt động của mạch, dẫn đến tiêu thụ năng lượng cao hơn. Hệ số khuếch đại ảnh hưởng đến độ tuyến tính của mạch và độ nhạy với nhiễu. Cần tối ưu hóa OSR và hệ số khuếch đại để đạt được hiệu suất tốt nhất, cân bằng giữa SNR, tiêu thụ năng lượng và độ ổn định của mạch.

IV. Thiết Kế Mạch Lọc Giảm Mẫu Decimation Filter Cho ADC Sigma Delta

Mạch lọc giảm mẫu (decimation filter) có vai trò quan trọng trong ADC Sigma Delta. Nhiệm vụ của mạch này là loại bỏ các thành phần nhiễu ngoài băng thông tín hiệu và giảm tần số lấy mẫu từ tần số quá lấy mẫu về tần số Nyquist. Thiết kế mạch lọc giảm mẫu đòi hỏi sự cân nhắc kỹ lưỡng để đảm bảo đáp ứng tần số phù hợp (độ suy hao lớn ở tần số ngoài băng, độ gợn sóng nhỏ trong băng thông tín hiệu), độ trễ nhóm tuyến tính, và tiêu thụ năng lượng thấp. Các loại mạch lọc giảm mẫu phổ biến bao gồm mạch lọc CIC (Cascaded Integrator-Comb), mạch lọc FIR (Finite Impulse Response) và mạch lọc IIR (Infinite Impulse Response). Mạch lọc CIC đơn giản và hiệu quả, nhưng có đáp ứng tần số không lý tưởng. Mạch lọc FIR có đáp ứng tần số tốt hơn, nhưng phức tạp hơn và tiêu thụ năng lượng cao hơn. Theo [TRAN NHAT HOAI BAO - Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHz], mạch lọc giảm mẫu CÍC có tần số cắt 750KHz, độ suy hao ngoài băng lớn hơn 60dB và độ gợn sóng nhỏ hơn 0. Việc kết hợp các loại mạch lọc khác nhau có thể đạt được hiệu suất tối ưu.

4.1. Lựa Chọn Loại Mạch Lọc Giảm Mẫu Phù Hợp Với Ứng Dụng

Việc lựa chọn loại mạch lọc giảm mẫu phù hợp phụ thuộc vào các yêu cầu cụ thể của ứng dụng. Mạch lọc CIC (Cascaded Integrator-Comb) là lựa chọn phổ biến nhờ tính đơn giản và hiệu quả. Tuy nhiên, đáp ứng tần số của mạch lọc CIC có thể không đủ tốt cho các ứng dụng yêu cầu độ suy hao cao ở tần số ngoài băng. Mạch lọc FIR (Finite Impulse Response) cung cấp đáp ứng tần số tốt hơn, cho phép thiết kế các bộ lọc với độ suy hao cao và độ gợn sóng nhỏ. Mạch lọc IIR (Infinite Impulse Response) có thể đạt được hiệu suất tương tự như mạch lọc FIR với số lượng linh kiện ít hơn, nhưng có thể gặp vấn đề về ổn định.

4.2. Thiết Kế Mạch Lọc CIC Để Giảm Thiểu Tiêu Thụ Năng Lượng

Mạch lọc CIC (Cascaded Integrator-Comb) là một lựa chọn hiệu quả về năng lượng cho các ứng dụng ADC Sigma Delta. Để giảm thiểu tiêu thụ năng lượng, có thể sử dụng các kỹ thuật như giảm độ phức tạp của mạch, sử dụng các phép toán số học hiệu quả, và tối ưu hóa thiết kế ở cấp độ kiến trúc. Ví dụ, có thể sử dụng các cấu trúc mạch cộng và mạch trễ chia sẻ để giảm số lượng linh kiện cần thiết. Cũng có thể sử dụng các phép toán số học gần đúng (approximate computing) để giảm độ phức tạp của các phép tính số học.

V. Ứng Dụng Thực Tế và Kết Quả Nghiên Cứu Thiết Kế ADC Sigma Delta

Thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta cho chip thu phát Sub-GHz có nhiều ứng dụng thực tế, đặc biệt trong lĩnh vực IoT và mạng cảm biến không dây. Các ứng dụng bao gồm đo lường thông minh, giám sát môi trường, và điều khiển công nghiệp. Các kết quả nghiên cứu gần đây đã cho thấy sự tiến bộ đáng kể trong việc cải thiện hiệu suất và giảm tiêu thụ năng lượng của ADC Sigma Delta. Các kỹ thuật thiết kế vi mạch tiên tiến, các kiến trúc ADC hiệu quả, và các công nghệ chế tạo mới đã đóng góp vào sự phát triển này. Theo luận văn, kết quả mô phỏng mạch điều chế bậc 3 đạt tỷ số bit hiệu dụng là 12.12, tỷ số tín hiệu trên nhiễu đạt 74.76dB.

5.1. Ứng Dụng Trong Mạng Cảm Biến Không Dây Wireless Sensor Networks

Mạng cảm biến không dây (Wireless Sensor Networks - WSNs) là một lĩnh vực ứng dụng quan trọng của ADC Sigma Delta trong chip thu phát Sub-GHz. Các cảm biến không dây thu thập dữ liệu từ môi trường xung quanh (ví dụ: nhiệt độ, độ ẩm, áp suất) và truyền dữ liệu này đến một trung tâm xử lý. ADC Sigma Delta được sử dụng để chuyển đổi tín hiệu tương tự từ các cảm biến thành tín hiệu số, cho phép xử lý và phân tích dữ liệu. Các yêu cầu về tiêu thụ năng lượng thấp và độ chính xác cao là rất quan trọng trong các ứng dụng WSNs.

5.2. So Sánh Hiệu Năng Với Các Nghiên Cứu và Sản Phẩm Thương Mại Khác

Để đánh giá chất lượng của một thiết kế ADC Sigma Delta, cần so sánh hiệu năng của thiết kế đó với các nghiên cứu và sản phẩm thương mại khác. Các tiêu chí so sánh bao gồm độ phân giải, SNR, SFDR, tiêu thụ năng lượng, diện tích vi mạch, và công nghệ chế tạo. Việc so sánh với các sản phẩm thương mại giúp xác định vị trí của thiết kế trong thị trường và đánh giá tiềm năng ứng dụng thực tế. Nên tham khảo các tài liệu nghiên cứu khoa học và các báo cáo phân tích thị trường để có thông tin so sánh đầy đủ.

VI. Kết Luận và Hướng Phát Triển Cho Thiết Kế ADC Sigma Delta Sub GHz

Thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta cho chip thu phát Sub-GHz là một lĩnh vực nghiên cứu và phát triển đầy tiềm năng. Các tiến bộ trong thiết kế vi mạch, kiến trúc ADC, và công nghệ chế tạo đang mở ra những cơ hội mới để cải thiện hiệu suất và giảm tiêu thụ năng lượng. Trong tương lai, có thể kỳ vọng vào sự ra đời của các ADC Sigma Delta với độ phân giải cao hơn, SNR tốt hơn, và tiêu thụ năng lượng thấp hơn nữa, đáp ứng nhu cầu ngày càng cao của các ứng dụng IoT, mạng cảm biến không dây, và các hệ thống thu phát tín hiệu cao tần khác. Hướng phát triển có thể tập trung vào việc sử dụng các kỹ thuật tối ưu hóa năng lượng tiên tiến, phát triển các kiến trúc ADC mới, và khai thác các ưu điểm của các công nghệ chế tạo mới.

6.1. Hướng Nghiên Cứu Tối Ưu Hóa Năng Lượng Tiên Tiến

Các kỹ thuật tối ưu hóa năng lượng tiên tiến đóng vai trò quan trọng trong việc giảm tiêu thụ năng lượng của ADC Sigma Delta. Các kỹ thuật này có thể được áp dụng ở nhiều cấp độ khác nhau, từ cấp độ kiến trúc đến cấp độ mạch. Ví dụ, có thể sử dụng các kỹ thuật cấp nguồn thích ứng (adaptive biasing), giảm điện áp nguồn (voltage scaling), và tắt mạch khi không sử dụng (power gating) để giảm tiêu thụ năng lượng. Nghiên cứu về các kỹ thuật tối ưu hóa năng lượng tiên tiến là một hướng đi đầy hứa hẹn để phát triển các ADC Sigma Delta hiệu quả hơn.

6.2. Phát Triển Các Kiến Trúc ADC Sigma Delta Mới Đột Phá

Việc phát triển các kiến trúc ADC Sigma Delta mới là một hướng đi quan trọng để cải thiện hiệu suất và giảm tiêu thụ năng lượng. Các kiến trúc mới có thể tận dụng các ưu điểm của các công nghệ chế tạo mới (ví dụ: FinFET), sử dụng các kỹ thuật xử lý tín hiệu số tiên tiến (ví dụ: nén dữ liệu), hoặc tích hợp các chức năng bổ sung (ví dụ: tự điều chỉnh) để cải thiện hiệu suất tổng thể. Nghiên cứu về các kiến trúc ADC Sigma Delta mới, đột phá là cần thiết để đáp ứng nhu cầu ngày càng cao của các ứng dụng tương lai.

Trích đoạn nội dung tài liệu

CHƯƠNG 1. GIỚI THIEU DE 'TÀ Ì. Tính cấp thiết của luận VAI. Mục tiêu của luận văn.

Nhiệm vụ của luận văn. --- -- cc CC TS HY SH KH TK kh kh nh cu 3 1. Phương pháp nghiên cứu. Tình hình nghiên cứu trong và ngoài nước.

Đóng góp của luận văn. Bố cục của luận văn. TS ng H1 STHnT S11 ST Hn TT 1111k TH nhe 6 CHUONG 2. NGHIEN CUU KHOI CHUYEN DOI TIN HIEU TUONG TU - `9.

Khao sat cac dang mach chuyén đồi tin hiệu tương tự - SO ooccccccccccceteseeseseseees 8 2. Giới thiệu chung về ADC oo. cccccccccccnencne cee ceeeeenseeeeesceeeeeeaeeeeeseeesesseeessenseaaees 9 2. ccc ce ences cee ceeeeeneeeeeseeeesaeseeeeeeeeeseseeeeeeeesaaaes 10 “801 xi2 (009.

Các thông số cơ bản của mạch chuyển đổi tín hiệu tương tự - SỐ. Biểu đồ so sánh thông số của các dạng ADC. Mạch chuyền đổi tín hiệu tương tự sang số dạng >A — TA ADC. ADC sử dụng tan số lay mẫu băng tần số Nyquist.

Phương pháp quá lây mẫu và định dạng nhiễu trong YA ADC. Phương pháp quá lấy mẫu. ---- SE E1EEEEE 1E 1111511111111 ceeg 18 2. Phương pháp quá lay mau kết hợp định dang nhiễu trong EA ADC.

Một số nghiên cứu vi mạch chuyền đổi tín hiệu tương tự - số dang XA. Nghiên cứu mach YA ADC 12 bit của nhóm tác gia Gerhard Mitteregger. Nghiên cứu mach YA ADC 12 bit của tác gia M. Thống kê các nghiên cứu và sản phẩm thương mạii.

Tổng kết chương. DE XUẤT CẤU TRÚC MACH ZA ADC. Dé xuất thiết kế mạch điều chế XA. Mạch điều chế ĐA bậc cao.-- -- Sa TH 1111551131151 155 15511 tr eki 25 3.

Các yếu tố ảnh hưởng đến chất lượng mạch điều chế XA. Dé xuất thông số thiết kế mạch điều chế XA. Số bit lượng tửỬ. Tỷ số quá lây mẫu và số bậc mạch điều chế.

Lựa chọn các hệ sỐ. Mô phỏng hệ thống mạch điều chế EA trên Simulink/Matlab. Đề xuất thiết kế bộ lọc giảm mẫi. ---- 2 St n SE SE E21 EEEEEEEEEErkrt ru 38 3.

Tổng kết chương .-- + c2 S11 E11111111E11111511111111 101 11112111110 tx tre 39 Vi CHƯƠNG 4. THIẾT KE MACH XA ADCC. Thiết kế mạch điều chế ZA. Thiết kế mạch khuếch đại vi sai.

22 Sa TS S3 5315315811511 E5E5 xxx. Thiết kế mạch đóng ngắt và mạch chuyền đổi tín hiệu số - tương tự DAC. ¬— cece een EG EEE EE ELLA GEE EE EOEEL GAGES EE EOE EA GAG GEE SEES CELA LAG EEE EES CEA EAGGEEEEeed OE ctaaGEGEeeeE eds 42 4. Thiết kế mạch lượng tite.

Thiết kế mach tạo xung clock 2 pha không chồng lấp. Thiết kế các khối tích phân cho mạch điều chế SA bậc 3. Khối tích phân thứ nhất trong mạch điều chế ĐA bậc 3. Khối tích phân thứ hai trong mạch điều chế DA bậc 3.

Khối tích phân thứ ba trong mạch điều chế DA bậc 3. Thiết kế mach điều chế LA bậc 3 oe. ceeececc ees tesectesteeseeeeeeeesseeseeseeeeeeeee 54 4. Thiết kế bộ lọc giảm MAU .-- + 2 11x11 SE SE K1 1111111211111 8E prrki 55 4.

Thiết kế mạch đồng bộ tín hiệu ngõ vào. Thiết kế mach giải Imã. Thiết kế bộ lọc CÍC. Thiết kế bộ lọc FIR.

Thiết kế bộ lọc giảm mẫu. Mạch chuyển đồi tín hiệu tương tự - số ang >~A. Tổng kết chương .----- S211 1111111151111 1211111110111 E8 g1 ng 64 CHƯƠNG 5. KET QUA MO PHỎÒNG.

Kết quả mô phỏng mạch điều chế XA. Kết qua mô phỏng môi trường lý tuONg. Kết quả mô phỏng PVT oui. Kết quả mô phỏng post-layout.

Kết quả mô phỏng mach lọc giảm mẫu.--- + 2 SE E‡EEEvE+ErErkrzsree 73 5. Kết quả mô phỏng mach lọc CÍC.-- ¿+ +k+x+E EE£EEE+E+EEeEeEerrkerekred 74 5. Kết quả mô phỏng mạch loc CIC kết hợp mach lọc FIR. Mô phỏng mach lọc FTR.

Mô phỏng kết hợp mach loc CIC va FIR. Kết quả mô phỏng mạch TA ADC. So sánh với các nghiên cứu, san phẩm thương mai khác. Tổng kết chương.--- c- csEx kề 1111211511111 1111115111 111111111118 E HH ng 81 KET LUẬN VA HUONG PHAT TRIEN DE TÀ [.

Hướng phát triển dé tải. - --- 5 S111 E111 E1112111 2121 81810111118 Hyu 83 TÀI LIEU THAM IKHẢOO.e£S+ ses 84 PHAN LY LICH TRÍCH NGANG. 2< 5 << s52 9 SE 9 e9 xe sea 85 PHU LUC Í. 88 vill DANH MỤC HÌNH VE Hình 1.

Các ứng dụng được sử dụng khi xây dựng thành phố thông minh [1]. Cau trúc khối thu của chip thu phát cao tần Sub-GHZ. Thống kê các bài báo về 4 loại ADC điển hình theo thời gian từ nguồn [2] ¬— eee e need LEE EE ee EEE G AGES EE ESEEGAGEEEEESEEEGGGEEEE ESSE E LAG GEES Ee cEAAG GHEE Efe cEOtaG GEE Ee feta naaGEeeeeeeneaa® 5 Hình 1. Thống kê các nghiên cứu trong giai đoạn trước 2018 va giai đoạn 2018- 20 1.

Một số công ty thiết kế vi mach tại các thành phố lớn. Quá trình chuyển đổi tín hiệu tương tự sang số. Cau trúc cơ ban của mach chuyền đổi flash ADC.cecceceeeeeeeeeeee eee 9 Hình 2. Cau trúc kinh điển của mach chuyển đôi SAR ADC.

Cau trúc mach pipelined ADC .--- + tt E21 1511111111111 1xx 10 Hình 2. Sơ đồ khối mạch sigma delta ADC .- ¿+ 2 SE x2EESEEEEEzEEErErreree 11 Hình 2. Mối quan hệ giữa công suất tiêu thụ va độ phân giải của các mach ADC13 Hình 2. Hiệu suất chuyển đổi bit của từng mach ADC.

Mối liên hệ giữa công suất tiêu thụ va tân số lay mẫu của các mach ADC Leek. Quá trình chuyển đổi tín hiệu tương tự - SỐ.--- Sex cszzxrs2 15 Hình 2. Phổ tín hiệu ngõ ra ADC có tần số lây mẫu là tần số Nyquist. Cau trúc ADC sử dung phương pháp quá lây mẫu.

Phổ tín hiệu ngõ ra ADC sử dụng phương pháp quá lây mẫu. So dé khối cơ ban mạch chuyền đổi tin hiệu tương tự - số dang XA. Phố tín hiệu ngõ ra ADC sử dụng kết hợp phương pháp quá lây mẫu và định dạng nhiẾU. (1 1E 1111151511 E1E1 1111111811111 12 11 E HH HH HH nàng 20 Hình 3.

Câu trúc mạch điều chế bậc 1; b. Câu trúc mạch điều chế bậc 2 và c. Cầu trúc mạch điều chế Sigma delta bậc L. Định dạng nhiều lượng tử thay đổi theo số bậc mạch điều chế ĐA [15].

Anh hưởng của số bậc mach điều chế 1 bit lên thông số SNR và ENOB 27 Hình 3. Cau trúc mạch điều chế bậc L dạng CIFB [16].-- ¿2 5s xcs+xcsc: 28 Hình 3. Đáp ứng của hàm truyền nhiễu khi thay đổi bộ hệ số (ai, bí, ci). Tac động của số bậc lên phổ tín hiệu ngõ ra mạch điều ché [11].

Mối liên hệ giữa OSR, L va SNR trong thiết kế mạch. Mô hình tối giản sử dụng hệ số (ki); b. Nguyên tắc chuyển đổi hệ số và c. Câu trúc mạch điều chế sử dụng các hệ SỐ (đi, Di, CỈ).

So sánh đáp ứng của bộ loc Chebyshev và hàm truyền nhiễu [14]. Ngõ ra các khối tích phân trong mô hình tối giản và b. Ngõ ra các khối tích phân trong cau trúc đề xuất. Mô phỏng hàm truyền nhiễu của cấu trúc đã dé xuắt.

Cau trúc mô phỏng Simulink/Matlab mạch điều chế sigma delta. Tín hiệu ngõ vào, b. Tín hiệu ngõ ra mạch điêu chê và c. Tín hiệu ngõ Hình 3.

Mật độ phổ công suất chuỗi bit ngõ ra mạch điều chế sigma delta. Thiết kế mạch khuếch dai vi sai 2 tang dùng phương pháp bù Miller. Layout của mạch khuếch đại vi sai hai tang .-- 5c ee ccscss2 4] Hình 4. Mô phỏng độ lợi va pha mach khuếch đại vi sai khối tích phân 1.

Mô phỏng độ lợi và pha mạch khuếch đại vi sai khối tích phân thứ 2 va thứ —ẰẰằẰằ. Mach đóng ngắt cau trúc TG và b. Layout mach đóng ngắt. Mô phỏng đáp ứng thời gian mach đóng ngắt TG.

Mach DAC | bit và b. Layout mach DAC 1 bịt. Mô phỏng dap ứng thời gian mach DAC 1 bịt. Thiết kế mach so sánh và b.

Thiết kế mach D-FlipFlop. Layout mạch lượng tử 1 ĐI(. Mô phỏng đáp ứng thời gian mạch lượng tử 1 bịt. Thiết kế mach tạo xung clock 2 pha và b.

Tín hiệu xung clock. Layout mạch tạo xung clock 2 pha, không chồng lấp. Mô phỏng các tín hiệu tạo bởi mạch tạo xung clock. Độ trễ giữa các tín hiệu xung clock.

Câu trúc SC integrator; b. Mô tả giai đoạn 1 cầu tric SC integrator va c. Mô tả giai đoạn 2 cau trúc SC inf€BTAfOT. + 2s c SE SE E111 1512 tre 48 Hình 4.

Cầu trúc SC integrator lay tong hai tín hiệu và b. Cau trúc SC integrator lây hiệu hai tín hiệu. Thiết kế so đỗ nguyên lý và layout mạch tích phân thứ nhất. Thiết kế so đỗ nguyên lý va layout mạch tích phân thứ hai.

Thiết kế so dé nguyên lý và mach tích phân thứ ba. Sơ đỗ nguyên lý mạch điều chế sigma delta bậc 3 — 1 bit lượng tử. Layout mach điều chế sigma delta bậc 3. Sơ đồ khối bộ loc giảm MAUL.

cece ccceccsesceceeecesecesesesesseseeeveseeteveveeess 55 Hình 4. Câu trúc mạch đồng bộ tín hiệu sử dụng 3 D-FlipFlop và b. Mạch giải mã sử dụng bộ \MŨXX. 222221022 220111 21 11115 11118 11111 n HE knknnnnnknnn kh 55 Hình 4.

Cau trúc mach loc giảm mẫu CIC. Đáp ứng tan số của mạch lọc giảm mẫu C]C.---c-cec+szs+szs2 57 Hình 4. Đáp ứng tan số bộ lọc giảm mẫu CIC trong khoảng [0-3. Sơ đồ khối chi tiết bộ lọc CIC thiết kế theo phương pháp Hogenauer.

Cau trúc mạch đếm tạo tín hiệu enable khối vi phân. Thiết kế mach lọc giảm mẫu CÍC. Mô phỏng đáp ứng bộ lọc thông thấp FIR oo. cece eceeecseeeeees 62 Hình 4.

Thiết kế bộ lọc thông thấp FIR. Layout mạch lọc giảm mẫu đã kiểm tra DRC — ERC — LVS. Layout mạch chuyền đổi tín hiệu tương tự sang số dang sigma đelta. Chuỗi bit ngõ ra mạch điều chế khi tần số ngõ vào là 250 KHz.

Chuỗi bit ngõ ra mach điều chế khi tần số ngõ vào là 500 KHz. Chuỗi bit ngõ ra mach điều chế khi tần số ngõ vào là 750 KHz. Phân tích FFT mach điều chế khi tan số ngõ vao là 250 KHz. Phân tích FFT mạch điều chế khi tan số ngõ vao là 500 KHz.

Phân tích FFT mạch điều chế khi tan số ngõ vào là 750 KHz. Phân tích FFT mạch điều chế, tần số ngõ vào 250 KHz — mô phỏng PVT Leek. Phân tích FFT mạch điều chế, tần số ngõ vào 500 KHz — mô phỏng PVT Leek. Phân tích FFT mạch điều chế, tần số ngõ vào 750 KHz — mô phỏng PVT ¬ cdceeeeeceaeeeceeeaeaeeseaaeaeeeeeesaeceeceseaeeeeeaaeeeeceeesaeeeeeceecececeeeeeeeceseeeeeeeeteeeeesteeeeeennieeeeeens 70 Hình 5.

Phân tích FFT mạch điều chế khi tần số ngõ vào là 250 KHz (post-layout) ¬ cdceeeeeceaeeeceeeaeaeeseaaeaeeeeeesaeceeceseaeeeeeaaeeeeceeesaeeeeeceecececeeeeeeeceseeeeeeeeteeeeesteeeeeennieeeeeens 72 Hình 5. Phân tích FFT mạch điều chế khi tần số ngõ vào là 500 KHz (post-layout) ¬ cdceeeeeceaeeeceeeaeaeeseaaeaeeeeeesaeceeceseaeeeeeaaeeeeceeesaeeeeeceecececeeeeeeeceseeeeeeeeteeeeesteeeeeennieeeeeens 72 Hình 5. Phân tích FFT mạch điều chế khi tần số ngõ vào là 750 KHz (post-layout) ¬ cdceeeeeceaeeeceeeaeaeeseaaeaeeeeeesaeceeceseaeeeeeaaeeeeceeesaeeeeeceecececeeeeeeeceseeeeeeeeteeeeesteeeeeennieeeeeens 72 Hình 5.