Tổng quan nghiên cứu

Trong bối cảnh cách mạng công nghiệp 4.0 và sự bùng nổ của mạng lưới vạn vật kết nối (IoT), các hệ thống truyền thông không dây băng tần dưới 1 GHz (Sub-GHz) đóng vai trò then chốt trong hạ tầng đô thị thông minh, nông nghiệp công nghệ cao và lưới điện thông minh. Trong cấu trúc máy thu đổi tần thấp (low-IF receiver) của chip thu phát Sub-GHz, khối chuyển đổi tín hiệu tương tự sang số (ADC) là mắt xích cầu nối quyết định trực tiếp đến độ nhạy và chất lượng xử lý của toàn hệ thống. Thống kê từ các diễn đàn học thuật vi mạch quốc tế giai đoạn 2018–2019 cho thấy các công trình về cấu trúc Sigma-Delta ADC chiếm hơn 38% tổng số nghiên cứu về bộ chuyển đổi dữ liệu nhờ ưu thế vượt trội về độ phân giải và hiệu suất năng lượng.

Luận văn thạc sĩ chuyên ngành Kỹ thuật Viễn thông của tác giả Trần Nhật Hoài Bảo, dưới sự hướng dẫn khoa học của Tiến sĩ Huỳnh Phú Minh Cường tại Trường Đại học Bách Khoa – Đại học Quốc gia TP.HCM, tập trung giải quyết bài toán: "Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHz". Nghiên cứu được thực hiện từ tháng 01/2018 đến tháng 06/2019. Mục tiêu cốt lõi là hiện thực hóa một khối Sigma-Delta ADC hoàn chỉnh từ sơ đồ nguyên lý đến bản vẽ layout vật lý trên công nghệ bán dẫn CMOS 130 nm. Bộ chuyển đổi xử lý tín hiệu vi sai trung tần có tần số trung tâm 500 kHz, băng thông 500 kHz (tần số cực đại 750 kHz) với biên độ vi sai đỉnh 750 mV. Công trình đã xác lập các chỉ số ấn tượng: độ phân giải tuyệt đối 12 bit, tỷ số bit hiệu dụng (ENOB) đạt 12.12 bit và tỷ số tín hiệu trên nhiễu (SNR) đạt 74.76 dB, vượt mức kỳ vọng thiết kế ban đầu (ENOB > 11.5 bit, SNR > 71 dB), góp phần làm chủ lõi sở hữu trí tuệ (IP Core) vi mạch hỗn hợp tương tự – số tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết lấy mẫu quá mức (Oversampling) và định dạng phổ nhiễu lượng tử (Noise-Shaping) trong miền biến đổi Z. Thay vì sử dụng tần số lấy mẫu Nyquist giới hạn tỷ số tín hiệu trên nhiễu theo công thức kinh điển SNR = 6.02B + 1.76 dB, kỹ thuật quá lấy mẫu với hệ số OSR = 64 (tương ứng xung nhịp lấy mẫu 96 MHz) giúp trải đều công suất nhiễu lượng tử $e_{rms}^2 = \Delta^2 / 12$ trên một dải tần số rộng gấp nhiều lần băng thông tín hiệu.

Luận văn áp dụng mô hình toán học của mạch điều chế Sigma-Delta bậc cao dạng CIFB (Cascade of Integrators with Feedback). Bằng cách thiết lập hàm truyền tín hiệu STF(z) = $z^{-1}$ và hàm truyền nhiễu NTF(z) = $(1 - z^{-1})^L$ với số bậc L = 3, năng lượng nhiễu lượng tử trong dải tần thấp (0 đến 750 kHz) bị suy hao mạnh mẽ với độ dốc 18 dB/octave và bị đẩy về vùng tần số cao. Để chuyển đổi dòng bit tốc độ cao 96 MHz thành dữ liệu song song 12 bit ở tốc độ 6 Msps hoặc 12 Msps, lý thuyết lọc số giảm mẫu Hogenauer được ứng dụng thông qua cấu trúc bộ lọc tích phân - vi phân ghép tầng (CIC - Cascaded Integrator-Comb) kết hợp với bộ lọc có đáp ứng xung hữu hạn (FIR) để bù suy hao mép dải thông.

Phương pháp nghiên cứu

Nghiên cứu triển khai phương pháp thiết kế vi mạch hỗn hợp từ trên xuống (Top-Down Design Flow) kết hợp kiểm chứng đa tầng:

  • Mô hình hóa hệ thống và định cỡ thông số: Sử dụng môi trường MATLAB/Simulink để mô phỏng thuật toán, khảo sát tầm động và tối ưu hóa bộ hệ số vòng lặp ($a_i, b_i, c_i$) nhằm ngăn chặn hiện tượng bão hòa tại ngõ ra các tầng tích phân switched-capacitor. Cỡ mẫu phân tích phổ FFT được thiết lập ở mức 65,536 điểm ($2^{16}$ mẫu) để đảm bảo độ chính xác của các ước lượng mật độ phổ công suất (PSD).
  • Thiết kế mạch nguyên lý và layout vật lý: Sử dụng bộ công cụ tiêu chuẩn công nghiệp Cadence Virtuoso và Synopsys trên công nghệ CMOS 130 nm. Mạch khuếch đại vi sai hai tầng dùng kỹ thuật bù Miller được tối ưu hóa độ lợi vòng hở trên 65 dB và băng thông tích số độ lợi (GBW) trên 300 MHz. Các khối khóa chuyển mạch truyền dẫn (Transmission Gate) và tụ điện chuyển mạch (SC) được bố trí đối xứng hoàn toàn để triệt tiêu nhiễu chế độ chung.
  • Phương pháp phân tích và kiểm chứng: Kiểm tra nghiêm ngặt các quy chuẩn vật lý DRC (Design Rule Check), ERC (Electrical Rule Check) và LVS (Layout Versus Schematic). Đánh giá tính ổn định của vi mạch thông qua mô phỏng Post-Layout kết hợp quét góc biến thiên PVT (Process: TT, FF, SS; Voltage: dao động 10%; Temperature: từ -40°C đến 85°C).

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng sau layout (Post-Layout Simulation) của vi mạch Sigma-Delta ADC 12 bit trên công nghệ CMOS 130 nm đã ghi nhận các kết quả thực nghiệm nổi bật:

  • Chất lượng chuyển đổi vượt chỉ tiêu thiết kế: Tại tần số ngõ vào 500 kHz với biên độ 750 mV, bộ điều chế Sigma-Delta bậc 3 lượng tử 1 bit đạt tỷ số tín hiệu trên nhiễu SNR là 74.76 dB và số bit hiệu dụng ENOB đạt 12.12 bit. So với yêu cầu ban đầu của chip Sub-GHz (SNR > 71 dB, ENOB > 11.5 bit), kết quả đạt được cao hơn lần lượt là 5.3% và 5.39%, duy trì độ tuyến tính cao trên toàn dải động.
  • Tối ưu hóa công suất và hiệu suất năng lượng vượt trội: Mạch điều chế tương tự sử dụng nguồn cung cấp 3.3 V với mức tiêu thụ công suất 33 mW. Khối xử lý số và lọc giảm mẫu sử dụng nguồn 1.2 V tiêu thụ công suất cực thấp, dưới 0.1 mW. Hệ số phẩm chất sử dụng năng lượng (Figure of Merit - FoM) đạt 77.23 fJ/bước-chuyển-đổi, khẳng định hiệu năng chuyển đổi năng lượng tối ưu trong phân khúc vi mạch cao tần.
  • Đáp ứng tần số của bộ lọc giảm mẫu hoàn chỉnh: Khối lọc số kết hợp giữa bộ lọc CIC bậc 4 và bộ lọc FIR 15 hệ số đạt tần số cắt chuẩn xác 750 kHz, độ suy hao ngoài băng chặn stop-band đạt trên 60 dB và độ gợn sóng dải thông nhỏ hơn 0.05 dB, cho phép xuất dữ liệu linh hoạt ở 6 Msps hoặc 12 Msps.
  • Tối ưu hóa diện tích vi silicon: Tổng diện tích layout tích cực của toàn bộ khối ADC chỉ chiếm 700 $\mu$m $\times$ 550 $\mu$m ($0.385\text{ mm}^2$), nhỏ hơn đáng kể so với diện tích ước tính $1.0\text{ mm}^2$ nếu sử dụng cấu trúc SAR ADC 12 bit (vốn đòi hỏi mảng tụ điện tổng dung lượng 106.5 pF trên cùng tiến trình 130 nm).

Thảo luận kết quả

Kết quả vượt trội về ENOB (12.12 bit) và SNR (74.76 dB) là minh chứng cho tính đúng đắn của việc kết hợp hệ số OSR = 64 với cấu trúc lọc CIFB bậc 3. Việc sử dụng bộ lượng tử 1 bit đã loại bỏ hoàn toàn hiện tượng phi tuyến tính vốn là nhược điểm cố hữu của các bộ lượng tử đa bit, giúp cấu trúc có độ bền vững cao trước các sai số chế tạo linh kiện thụ động.

Khi đối chiếu với các công trình công bố trên tạp chí quốc tế danh tiếng IEEE Journal of Solid-State Circuits (JSSC):

  • So với nghiên cứu của nhóm tác giả Gerhard Mitteregger (IEEE JSSC 2006) trên cùng tiến trình CMOS 130 nm (đạt SNR 74 dB, công suất 38 mW), thiết kế của luận văn đạt SNR 74.76 dB với công suất tiêu thụ của bộ điều chế tương đương ở mức 33 mW.
  • So với chip thương mại 12 bit của Texas Instruments có FoM lên tới 720 fJ/conv, thiết kế trong luận văn thể hiện hiệu suất chuyển đổi năng lượng cao gấp hơn 9.3 lần (FoM 77.23 fJ/conv).

Các dữ liệu phân tích phổ có thể được biểu diễn trực quan thông qua đồ thị mật độ phổ công suất (PSD) 65k-point FFT, thể hiện rõ đường dốc triệt tiêu nhiễu -60 dB/thập kỷ tại dải tần thấp và dạng phổ phẳng sau khi qua bộ lọc hạ tốc CIC-FIR. Các chỉ số so sánh công suất, diện tích và ENOB giữa 4 kiến trúc ADC kinh điển (Flash, Pipelined, SAR, Sigma-Delta) được hệ thống hóa rõ nét qua bảng tổng hợp tham chiếu kỹ thuật.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu và những thách thức kỹ thuật trong thiết kế vi mạch hỗn hợp, luận văn đưa ra 4 khuyến nghị và giải pháp chiến lược:

  • Tối ưu hóa điện áp hoạt động khối tương tự: Đề xuất nghiên cứu chuyển đổi kiến trúc tầng khuếch đại vi sai từ mức nguồn 3.3 V xuống chuẩn 1.8 V hoặc 1.2 V nhằm cắt giảm 45% đến 50% tổng công suất tiêu thụ của mạch điều chế tương tự trong lộ trình nghiên cứu 12 tháng tới. Chủ thể thực hiện: Nhóm kỹ sư thiết kế mạch tích hợp tương tự (Analog IC Designers).
  • Dịch chuyển tiến trình công nghệ sang node bán dẫn sâu hơn: Khuyến nghị chuyển đổi thiết kế layout từ tiến trình CMOS 130 nm sang CMOS 65 nm hoặc 28 nm FinFET nhằm thu nhỏ trên 60% diện tích chip (xuống dưới $0.15\text{ mm}^2$), đồng thời nâng tần số xung nhịp lấy mẫu lên trên 200 MHz trước quý 4/2026. Chủ thể thực hiện: Các phòng thí nghiệm trọng điểm vi mạch bán dẫn.
  • Tích hợp mạch tự hiệu chuẩn số (Digital Background Calibration): Phát triển và nhúng thuật toán hiệu chuẩn số tự động để bù trừ trôi điện áp offset và phi tuyến của bộ khuếch đại thuật toán (OTA) dưới sự thay đổi của nhiệt độ từ -40°C đến 125°C, nâng dải động không nhiễu (SFDR) lên trên 80 dB trong vòng 18 tháng. Chủ thể thực hiện: Viện nghiên cứu công nghệ vi điện tử.
  • Chế tạo thử nghiệm thực tế (Tape-out) và đóng gói: Tiến hành gửi băng ghi thiết kế (Tape-out) thông qua các chương trình vi mạch MPW (Multi-Project Wafer) quốc tế và chế tạo board thử nghiệm cao tần để đo kiểm thực nghiệm chip Sub-GHz hoàn chỉnh trong khung thời gian 24 tháng. Chủ thể thực hiện: Doanh nghiệp thiết kế vi mạch phối hợp cùng các trường đại học khối kỹ thuật.

Đối tượng nên tham khảo luận văn

Công trình luận văn là tài liệu chuyên khảo giá trị, mang lại lợi ích thiết thực cho 4 nhóm đối tượng:

  • Kỹ sư thiết kế vi mạch tương tự và hỗn hợp (Analog/Mixed-Signal IC Engineers): Khai thác quy trình thiết kế chi tiết các khối mạch tích phân chuyển mạch tụ (Switched-Capacitor), mạch khuếch đại vi sai bù Miller, mạch so sánh tốc độ cao và kỹ thuật layout triệt tiêu điện dung ký sinh trên phần mềm Cadence Virtuoso.
  • Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Tiếp cận phương pháp luận mô hình hóa toán học hệ thống Sigma-Delta bậc cao trên MATLAB/Simulink, phương pháp phân tích phổ FFT và kỹ thuật tối ưu hóa bộ lọc số CIC-FIR theo chuẩn Hogenauer.
  • Kỹ sư phát triển hệ thống nhúng và thiết bị truyền thông IoT: Nắm bắt kiến trúc máy thu low-IF Sub-GHz và các thông số phối ghép tín hiệu trung tần, phục vụ việc lựa chọn hoặc tích hợp module thu phát không dây hiệu suất cao cho các dự án thành phố thông minh.
  • Nhà quản lý dự án R&D và chuyên gia IP Core vi mạch: Sử dụng làm tài liệu đánh giá tính khả thi, định mức chỉ tiêu kỹ thuật và xây dựng quy trình kiểm chuẩn cho các khối IP chuyển đổi dữ liệu ADC phục vụ tích hợp trên chip SoC bán dẫn nội địa.

Câu hỏi thường gặp

Tại sao luận văn lựa chọn cấu trúc Sigma-Delta thay vì SAR ADC cho chip Sub-GHz?

Mặc dù SAR ADC tiết kiệm công suất ở độ phân giải trung bình, nhưng ở độ phân giải 12 bit, SAR ADC yêu cầu mảng tụ điện dung sai cực lớn lên đến 106.5 pF, chiếm diện tích layout trên $1.0\text{ mm}^2$ và rất nhạy cảm với sai số chế tạo. Ngược lại, Sigma-Delta ADC sử dụng kỹ thuật định dạng nhiễu và quá lấy mẫu, đạt ENOB 12.12 bit trên diện tích chỉ $0.385\text{ mm}^2$ với FoM tối ưu 77.23 fJ/conv.

Vai trò của tỷ số quá lấy mẫu OSR = 64 và tần số xung nhịp 96 MHz là gì?

Tín hiệu ngõ vào có băng thông 500 kHz và tần số cực đại 750 kHz. Việc áp dụng xung nhịp 96 MHz tạo ra tỷ số quá lấy mẫu OSR = 64. Tỷ số này giúp phân tán công suất nhiễu lượng tử trên dải tần rộng 48 MHz, kết hợp với bộ điều chế bậc 3 giúp tăng tỷ số SNR thêm hơn 30 dB so với phương pháp lấy mẫu Nyquist truyền thống.

Làm thế nào để đảm bảo tính ổn định cho bộ điều chế bậc 3 trong thiết kế?

Các bộ điều chế bậc 3 trở lên dễ rơi vào trạng thái bão hòa vòng lặp phản hồi. Luận văn đã giải quyết triệt để vấn đề này bằng cách sử dụng mô hình CIFB và tối ưu hóa bộ hệ số suy giảm ($a_i, b_i, c_i$) thông qua mô phỏng Simulink, đảm bảo biên độ tín hiệu ngõ ra tại mỗi tầng tích phân luôn nằm trong vùng tuyến tính của bộ khuếch đại vi sai.

Bộ lọc giảm mẫu CIC kết hợp FIR mang lại lợi ích gì cho hệ thống số?

Bộ lọc CIC 4 tầng đảm nhận chức năng hạ tần số lấy mẫu từ 96 MHz xuống dải tần số cơ sở mà không cần sử dụng bộ nhân phần cứng phức tạp, giúp công suất tiêu thụ của mạch số dưới 0.1 mW. Bộ lọc FIR 15 tap tiếp theo đóng vai trò bù suy hao biên độ dải thông và triệt tiêu thành phần hài ngoài băng với độ suy hao trên 60 dB.

Vi mạch đã thiết kế có khả năng chống chịu biến thiên môi trường PVT ra sao?

Kết quả mô phỏng sau layout qua các góc công nghệ (Typical-TT, Fast-FF, Slow-SS), điện áp nguồn lệch $\pm 10%$ và dải nhiệt độ công nghiệp từ -40°C đến 85°C khẳng định mạch hoạt động ổn định, tỷ số tín hiệu trên nhiễu SNR luôn duy trì trên ngưỡng 71 dB, đảm bảo độ tin cậy khi triển khai chế tạo thực tế.

Kết luận

  • Luận văn đã nghiên cứu, thiết kế và tối ưu hóa thành công khối vi mạch Sigma-Delta ADC 12 bit hoàn chỉnh phục vụ chip thu phát Sub-GHz trên công nghệ bán dẫn CMOS 130 nm.
  • Kết quả mô phỏng sau layout xác lập các thông số kỹ thuật vượt trội: số bit hiệu dụng ENOB đạt 12.12 bit, tỷ số SNR đạt 74.76 dB và hệ số hiệu quả năng lượng FoM đạt 77.23 fJ/bước-chuyển-đổi.
  • Hệ thống lọc số giảm mẫu CIC-FIR tích hợp hoạt động tin cậy ở nguồn 1.2 V, tiêu thụ công suất dưới 0.1 mW và triệt tiêu nhiễu ngoài băng trên 60 dB.
  • Đóng góp quan trọng của công trình là cung cấp một thiết kế IP Core ADC hoàn chỉnh, chuẩn hóa quy trình từ mô hình hóa toán học đến layout vật lý đã vượt qua kiểm tra DRC/LVS.
  • Lộ trình giai đoạn 2026–2027 sẽ tập trung chế tạo mẫu thử nghiệm silicon (Tape-out) và chuyển giao thiết kế vào các dòng chip SoC IoT chuyên dụng.

Các viện nghiên cứu, trường đại học và kỹ sư vi mạch quan tâm có thể khai thác toàn văn tài liệu luận văn thạc sĩ của tác giả Trần Nhật Hoài Bảo để ứng dụng và phát triển các khối chuyển đổi dữ liệu độ chính xác cao trong các hệ thống truyền thông không dây hiện đại.