Tổng quan về luận án

Sự phát triển vượt bậc của các hệ thống mật mã nhúng trong kỷ nguyên số đặt ra thách thức an ninh nghiêm trọng khi các cài đặt vật lý bộc lộ điểm yếu trước tấn công kênh kề (Side Channel Attack - SCA). Luận án tiến sĩ mang tên “Phương pháp chống tấn công phân tích năng lượng cho thuật toán AES trên thẻ thông minh dựa trên kỹ thuật mặt nạ nhúng” do Nghiên cứu sinh Nguyễn Thanh Tùng thực hiện dưới sự hướng dẫn khoa học của PGS. Nguyễn Hồng Quang tại Học viện Kỹ thuật mật mã giải quyết trực diện bài toán bảo vệ chuẩn mã hóa tiên tiến (Advanced Encryption Standard - AES) trên các thiết bị hạn chế tài nguyên. Trong bối cảnh thuật toán AES-128 nguyên bản có thể bị bẻ khóa hoàn toàn chỉ với 13 vết đo năng lượng tiêu thụ (Nguyễn Hồng Quang, 2014) thông qua phân tích tương quan vi sai, nghiên cứu này mang tính tiên phong trong việc thiết lập cơ chế phòng vệ phần cứng và phần mềm toàn diện.

graph TD
    A["Dữ liệu GF(2^8)"] --> B["Hạ bậc trường xuống GF((2^4)^2)"]
    B --> C["Nhúng ngẫu nhiên vào Vành R = GF(2^4)[x]/P(x)Q(x)"]
    C --> D["Tính nghịch đảo phi tuyến S-Box bằng phép Lũy thừa"]
    D --> E["Chiếu ngược & Khôi phục về GF(2^8)"]
    E --> F["Kháng hoàn toàn CPA & Triệt tiêu Zero Value Attack"]

Khoảng trống nghiên cứu (research gap) cốt lõi xuất phát từ sự đánh đổi nan giải trong các giải pháp che mặt nạ (masking) kinh điển. Các kỹ thuật mặt nạ cố định (Fixed Mask - FiM) tiêu tốn tới 65.792 bytes bộ nhớ bảng tra S-box (Coron, 2000), trong khi mặt nạ đầy đủ (Full Mask - FuM) chiếm dụng 3.795 bytes ROM cùng độ trễ tính toán lớn (Mangard et al., 2007). Mặt khác, phương pháp mặt nạ nhân (Multiplicative Mask - MM) của Akkar & Giraud (2001) hay Trichina et al. (2002) dù tối ưu tài nguyên lại xuất hiện lỗ hổng chí mạng trước tấn công giá trị zero (Zero Value Attack - ZVA) với xác suất rò rỉ $Pr = 1/256$ khi gặp phần tử không.

Để giải quyết triệt để vấn đề này, luận án đặt ra ba câu hỏi và giả thuyết nghiên cứu chính:

  1. RQ1 & H1: Làm thế nào để bảo vệ phép nghịch đảo phi tuyến trong SubBytes mà không làm bùng nổ không gian bộ nhớ? Giả thuyết H1 khẳng định việc chuyển đổi không gian tính toán từ trường hữu hạn $GF(2^8)$ sang trường kết hợp $GF((2^4)^2)$ kết hợp nhúng vành thương đa thức sẽ duy trì kích thước mã thực thi tối ưu cho chip 8-bit.
  2. RQ2 & H2: Cơ chế toán học nào có thể triệt tiêu hoàn toàn rủi ro rò rỉ của giá trị zero khi sử dụng mặt nạ nhân? Giả thuyết H2 xác lập rằng ánh xạ ngẫu nhiên phần tử vào cấu trúc vành $\mathcal{R} = GF(2^4)[x]/P(x)Q(x)$ sẽ khuếch tán phần tử $0$ thành $2^l$ phần tử ngẫu nhiên đồng cấu, vô hiệu hóa kênh rò rỉ ZVA.
  3. RQ3 & H3: Thuật toán tích hợp có khả thi và duy trì tính kháng SCA trên nền tảng phần cứng thực tế? Giả thuyết H3 chứng minh thuật toán đề xuất AES-EM kháng được tấn công phân tích năng lượng tương quan (Correlation Power Analysis - CPA) ở quy mô lên tới 3.000 vết đo thực tế trên vi điều khiển Atmega8515 và bo mạch chuyên dụng Sakura-G/Sakura-W.

Khung lý thuyết của nghiên cứu tích hợp lý thuyết trường Galois mở rộng, lý thuyết vành đa thức, lý thuyết rò rỉ kênh kề dựa trên mô hình trọng số Hamming (Hamming Weight - HW) và kiểm định tương quan Pearson. Phạm vi thực nghiệm được triển khai đồng bộ trên vi điều khiển 8-bit Atmega8515 tích hợp trên thẻ thông minh, thu thập và phân tích dữ liệu qua hệ thống đo chuẩn hóa công nghiệp với các ngưỡng lấy mẫu 480, 1.500 và 3.000 vết đo năng lượng tiêu thụ tức thời.

Literature Review và Positioning

Lịch sử nghiên cứu an toàn phần cứng ghi nhận bước ngoặt khi Paul Kocher, Joshua Jaffe và Benjamin Jun (1998, 1999) chính thức công bố các dạng tấn công phân tích năng lượng đơn giản (SPA) và vi sai (DPA). Các công trình này chứng minh mối tương quan trực tiếp giữa năng lượng tiêu thụ vật lý và dữ liệu bí mật được xử lý bên trong cổng logic vi mạch. Trước mối đe dọa này, trường phái ẩn giấu (hiding) do Shan et al. và các cộng sự tiếp cận thông qua chèn trễ ngẫu nhiên hoặc cân bằng dòng điện chỉ làm giảm tỉ số tín hiệu trên nhiễu (SNR) mà không triệt tiêu được bản chất rò rỉ thống kê (Mangard, Oswald & Popp, 2007).

Phương pháp che mặt nạ Cơ chế xử lý SubBytes Mức tiêu thụ bộ nhớ Độ an toàn trước Zero Value Attack (ZVA) Khả năng thực thi trên thẻ 8-bit
Mặt nạ cố định (FiM) (Coron, 2000; Messerges, 2000) Tính trước $q$ bảng S-box: $S_k[x] = S[v \oplus m_k] \oplus m_k$ Cực cao (Yêu cầu $65.792\text{ bytes}$ ROM) An toàn trước ZVA đơn lẻ Bất khả thi do vượt quá dung lượng ROM chip 8-bit
Mặt nạ đầy đủ (FuM) (Mangard et al., 2007; Giraud, 2004) Tính động bảng S-box: $S_m(v \oplus m) = S(v) \oplus m'$ Cao ($3.795\text{ bytes}$ ROM, tốn RAM động) An toàn trước ZVA Gây trễ chu kỳ xung nhịp lớn, giảm thông lượng
Mặt nạ nhân (MM) (Akkar & Giraud, 2001; Trichina, 2002) Biến đổi nghịch đảo nhân: $f^{-1}(v \times m) = f^{-1}(v) \times f^{-1}(m)$ Thấp (Tối ưu hóa bảng và tính toán trực tiếp) Không an toàn (Lỗ hổng $v=0 \Rightarrow v \times m = 0$, $Pr = 1/256$) Rất tốt về tài nguyên nhưng kém bảo mật
Mặt nạ biến đổi số học (AtM) (Wolkerstorfer et al., 2002) Hạ bậc liên tiếp $GF(2^8) \to GF(2^4) \to GF(2^2)$ Trung bình (Tăng mã chương trình và chu kỳ lệnh) An toàn trước ZVA Phức tạp trong đồng bộ logic affine
Mặt nạ nhúng FREM (Luận án) (Nguyễn Thanh Tùng, 2019) Hạ bậc $GF((2^4)^2)$ kết hợp nhúng vành thương $\mathcal{R}$ Tối ưu (Không lưu bảng lớn, tối giản RAM) Kháng hoàn toàn ZVA (Ánh xạ $0 \to 2^l$ trạng thái) Tối ưu tuyệt đối cho vi điều khiển Atmega8515

Sự tranh luận học thuật sâu sắc tập trung vào cách thức bảo vệ các phép toán phi tuyến trong hộp thế SubBytes. Jean-Sebastien Coron và Louis Goubin (2000) cùng Thomas Messerges (2000) đề xuất kỹ thuật chuyển đổi mặt nạ logic - số học nhưng tạo ra nút thắt cổ chai về thời gian xử lý. Nghiên cứu của Johannes Wolkerstorfer et al. (2002) tại Đại học Công nghệ Graz đã sử dụng kỹ thuật tháp trường Galois (tower fields) hạ bậc từ $GF(2^8)$ xuống $GF(2^4)$ và $GF(2^2)$ nhằm tính toán nghịch đảo bằng phép bình phương logic ($x^{-1} = x^2$). Dù giải pháp của Wolkerstorfer tối ưu về mặt diện tích mạch phần cứng ASIC, nó lại tạo ra overhead lớn về số phép toán chuyển đổi khi cài đặt trên phần mềm vi điều khiển 8-bit.

Đồng thời, ý tưởng nhúng trường vào vành thương ban đầu của Christophe Tymen và Jovan Golic (2001) mới dừng lại ở mức mô hình toán lý thuyết phần cứng mà chưa được hoàn thiện thành một thuật toán AES hoàn chỉnh có khả năng tương thích với hạ tầng thẻ thông minh hạn chế. Luận án đã định vị chính xác khoảng trống học thuật này, kết hợp ưu điểm tiêu tốn ít tài nguyên của mặt nạ nhân với tính bảo mật tuyệt đối của phép nhúng vành thương đa thức, tạo nên bước đột phá vượt trội so với các công bố quốc tế cùng thời kỳ.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng nền tảng đại số mật mã thông qua việc thiết lập giải pháp che mặt nạ nhúng trường vành (Field Ring Embedded Multiplicative Mask - FREM). Về mặt bản chất, cấu trúc đại số của hộp thế SubBytes trong AES là sự kết hợp giữa phép nghịch đảo trong trường hữu hạn $GF(2^8)$ định nghĩa bởi đa thức bất khả quy $m(x) = x^8 + x^4 + x^3 + x + 1$ và phép biến đổi affine khả nghịch trên trường nhị phân $GF(2)$.

Nghiên cứu đã hoàn thiện hệ thống tiên đề và ánh xạ đẳng cấu cho phép biểu diễn các phần tử của trường $GF(2^8)$ dưới dạng trường kết hợp $GF((2^4)^2)$ thông qua đa thức tạo $P(y) = y^2 + \tau y + \nu$ với các hệ số thuộc $GF(2^4)$. Bằng cách xác lập phép ánh xạ $map: GF(2^8) \to GF((2^4)^2)$ và phép ánh xạ ngược $map^{-1}: GF((2^4)^2) \to GF(2^8)$, luận án giải quyết trọn vẹn việc thu nhỏ không gian tính toán mà không làm suy giảm tính chất mật mã nguyên bản.

+---------------------------------------------------------------------------------------------------+
|                                KHUNG PHÂN TÍCH TOÁN HỌC FREM - FuFA                                |
+---------------------------------------------------------------------------------------------------+
|  [Đầu vào GF(2^8)] ---> map ---> [Trường kết hợp GF((2^4)^2)] ---> rho ---> [Vành thương R]       |
|                                                                                    |              |
|                                                                           Tính lũy thừa nhúng     |
|                                                                                    |              |
|  [Khôi phục SubBytes] <-- map^-1 <-- [Trường GF((2^4)^2)] <-- rho^-1 <-------------+              |
+---------------------------------------------------------------------------------------------------+

Khung lý thuyết giải quyết điểm yếu Zero Value Attack bằng mệnh đề toán học chuyển tiếp: Cho vành thương $\mathcal{R} = GF(2^4)[x] / (P(x) \cdot Q(x))$, trong đó $P(x)$ là đa thức bất khả quy bậc 2 và $Q(x)$ là đa thức bất khả quy bậc $l$. Luận án xây dựng ánh xạ ngẫu nhiên $\rho: GF((2^4)^2) \to \mathcal{R}$ tuân theo quy tắc: $$\rho(X) = X \oplus R(x) \cdot P(x) \pmod{P(x)Q(x)}$$ với $R(x)$ là đa thức ngẫu nhiên có bậc $h < (l - 2)$. Nhờ cơ chế này, phần tử zero ($X = 0$) vốn là tử huyệt của các phép nhân mặt nạ sẽ được ánh xạ đồng nhất thành $2^l$ phần tử giả ngẫu nhiên có dạng $R(x) \cdot P(x)$ trong vành $\mathcal{R}$. Điều này phá hủy hoàn toàn giả định thống kê của kẻ tấn công, thiết lập một bước chuyển dịch mô thức (paradigm shift) từ che giấu giá trị sang phân tán không gian trạng thái.

Khung phân tích độc đáo

Khung phân tích của phương pháp FuFA (Full FREM AES) tích hợp ba trụ cột lý thuyết:

  • Kỹ thuật hạ bậc biểu diễn trường hữu hạn đa tầng.
  • Phép biến đổi đẳng cấu sang vành thương đa thức $\mathcal{R}$ chống điểm kỳ dị zero.
  • Phương pháp mặt nạ đầy đủ kết hợp các phép biến đổi affine cải tiến.

Mô hình thuật toán AES-EM (AES-Embedded Mask) được định nghĩa thông qua chuỗi hàm toán học nghiêm ngặt: $$\text{AES-EM}(p, k) = \mathcal{F}{\text{Final}} \circ \left( \prod{i=1}^{9} \mathcal{F}_{\text{Round}i} \right) \circ \mathcal{F}{\text{Init}}(p, k, M)$$ trong đó ma trận mặt nạ ngẫu nhiên $M = {m, m', m_1, m_2, m_3, m_4, m_1', m_2', m_3', m_4'}$ được cập nhật động (on-the-fly) theo từng chu kỳ mã hóa. Các điều kiện biên (boundary conditions) được xác định rõ: thuật toán hoạt động tối ưu trên các dòng vi xử lý kiến trúc Harvard 8-bit, chu kỳ xung nhịp cố định, không phụ thuộc vào bộ đồng xử lý mật mã chuyên dụng (crypto-coprocessor).

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ chặt chẽ thế giới quan thực chứng (positivism) với phương pháp suy diễn định lượng kết hợp giữa giải tích toán học thuần túy và kỹ thuật đo lường thực nghiệm vật lý chính xác cao. Thiết kế nghiên cứu đa tầng được cấu trúc theo 3 cấp độ:

  1. Cấp độ Đại số (Algebraic Layer): Chứng minh tính toàn vẹn toán học và tính không suy biến của các phép toán trên trường hữu hạn và vành thương.
  2. Cấp độ Thuật toán (Algorithmic Layer): Cấu trúc lại toàn bộ các hàm biến đổi SubBytes, ShiftRows, MixColumns và AddRoundKey của chuẩn AES-128 tương thích với mô hình che mặt nạ nhúng.
  3. Cấp độ Vật lý (Physical Implementation Layer): Biên dịch mã nguồn thực thi xuống bộ vi điều khiển Atmega8515, gắn kết trên module thẻ thông minh tiêu chuẩn ISO/IEC 7816 và thực hiện thu thập vết năng lượng thông qua trạm đo Sakura-G/Sakura-W.
flowchart LR
    subgraph "Thu thập dữ liệu vật lý"
        A["Thẻ Atmega8515 trên Sakura-W"] -->|"Trigger SMA"| B["Máy hiện sóng kỹ thuật số"]
        B -->|"Lấy mẫu 128-bit"| C["Ma trận vết đo thực tế [T] (D x T)"]
    end
    subgraph "Mô hình hóa lý thuyết"
        D["Bản rõ ngẫu nhiên + Khóa giả định"] --> E["Mô hình Trọng số Hamming HW"]
        E --> F["Ma trận năng lượng giả định [H] (D x K)"]
    end
    C & F --> G["Phân tích tương quan vi sai Pearson [R]"]

Quy trình nghiên cứu rigorous

Quy trình thu thập dữ liệu năng lượng được thiết lập dựa trên các thiết bị phần cứng chuyên dụng:

  • Bộ điều khiển mục tiêu (Device Under Attack - DUA): Vi điều khiển 8-bit Atmega8515 tích hợp trên thẻ thông minh, hoạt động ở tần số clock chuẩn $3.57\text{ MHz}$ được cấp phát trực tiếp từ bo mạch Sakura-W nhằm loại bỏ hiện tượng trôi pha tần số.
  • Hệ thống thu thập tín hiệu: Bo mạch đo kiểm chuẩn bảo mật phần cứng SASEBO Sakura-G kết hợp module giao tiếp thẻ thông minh Sakura-W. Năng lượng tiêu thụ tức thời được đo gián tiếp qua điện trở shunt ($1,\Omega$) gắn trên đường cấp nguồn $V_{DD}$ của chip.
  • Giao thức lấy mẫu: Tín hiệu tương tự được số hóa bằng máy hiện sóng số băng thông cao với tốc độ lấy mẫu $500\text{ MS/s}$ (Megasamples per second), chiều dài mỗi vết đo $T$ bao quát toàn bộ chu kỳ thực thi của vòng 1 thuật toán AES-128. Quá trình đo được đồng bộ chính xác nhờ tín hiệu kích hoạt (Trigger) xuất phát từ chân I/O chuyên dụng của vi điều khiển ngay trước thời điểm thực thi lệnh AddRoundKey đầu tiên.

Data và phân tích

Phân tích thống kê sử dụng thuật toán tấn công phân tích năng lượng tương quan (CPA) dựa trên mô hình rò rỉ trọng số Hamming (Hamming Weight - HW). Dữ liệu bao gồm:

  • Ma trận vết đo thực tế $[\mathbf{T}]$ kích thước $D \times T$, trong đó $D$ là số lượng bản rõ ngẫu nhiên ($D \in {480, 1500, 3000}$), $T$ là số điểm lấy mẫu thời gian.
  • Ma trận giá trị trung gian giả định $[\mathbf{V}]$ kích thước $D \times K$ với $K = 256$ không gian khóa giả định cho mỗi byte khóa ($k_j \in [0, 255]$): $$v_{i,j} = \text{S-Box}(p_i \oplus k_j)$$
  • Ma trận tiêu thụ năng lượng giả định $[\mathbf{H}]$ thu được qua ánh xạ trọng số Hamming: $h_{i,j} = \text{HW}(v_{i,j})$.
  • Ma trận hệ số tương quan Pearson $[\mathbf{R}]$ kích thước $K \times T$, trong đó mỗi phần tử $r_{i,j}$ được tính toán nghiêm ngặt theo công thức: $$r_{i,j} = \frac{\sum_{a=1}^{D} (h_{a,i} - \bar{h}i)(t{a,j} - \bar{t}j)}{\sqrt{\sum{a=1}^{D} (h_{a,i} - \bar{h}i)^2 \cdot \sum{a=1}^{D} (t_{a,j} - \bar{t}_j)^2}}$$

Hệ thống đánh giá độ tin cậy được đối chiếu chéo (cross-validation) giữa thuật toán AES-128 chuẩn và thuật toán cải tiến AES-EM trên cùng một môi trường phần cứng và tập dữ liệu kiểm thử.

Phát hiện đột phá và implications

Những phát hiện then chốt

Kết quả thực nghiệm của luận án cung cấp các minh chứng định lượng thuyết phục về độ an toàn vượt trội của kỹ thuật mặt nạ nhúng FREM:

  1. Khả năng bẻ khóa tuyệt đối của CPA đối với AES-128 nguyên bản: Thực nghiệm tấn công CPA lên thuật toán AES-128 không có mặt nạ đã giải mã chính xác toàn bộ 16 byte khóa bí mật. Với byte khóa đầu tiên ($k_1 = 63$), đỉnh tương quan Pearson đạt giá trị vượt trội $r \approx 0.72$ tách biệt hoàn toàn so với 255 khóa giả định còn lại (nằm trong dải nhiễu $r < 0.2$). Tương tự, toàn bộ các byte từ Byte 2 đến Byte 16 đều lộ diện rõ nét với hệ số tương quan cao ngay ở quy mô 480 vết đo.
  2. Tính kháng tuyệt đối của thuật toán AES-EM: Khi triển khai tấn công CPA với cùng điều kiện lên thuật toán AES-EM, biểu đồ tương quan ứng với khóa đúng $k = 63$ và khóa sai $k = 64$ hoàn toàn phẳng và chìm trong dải nhiễu nền. Ngay cả khi gia tăng kích thước mẫu dữ liệu lên $D = 1.500$ vết và cực đại $D = 3.000$ vết đo, hệ số tương quan cực đại của khóa đúng vẫn duy trì ở mức $r < 0.045$, không xuất hiện bất kỳ gai tương quan (correlation peak) nào mang ý nghĩa thống kê.
  3. Triệt tiêu hoàn toàn lỗ hổng Zero Value Attack: Quá trình mô phỏng và thực nghiệm kiểm tra giá trị $a = p \oplus k = 0$ xác nhận rằng nhờ phép nhúng ngẫu nhiên $\rho$ vào vành $\mathcal{R}$, giá trị $0$ không tạo ra trạng thái dừng hay rò rỉ năng lượng đặc trưng, chứng minh xác suất an toàn đạt $100%$ trước các cuộc tấn công giá trị zero bậc một.
  4. Hiệu năng và mức độ tối ưu hóa tài nguyên: So sánh hiệu năng cho thấy thuật toán AES-EM giải quyết triệt để rào cản bộ nhớ của các phương pháp tiền nhiệm, không đòi hỏi $65\text{ KB}$ bảng nhớ như FiM và tiết kiệm hơn $40%$ dung lượng RAM so với FuM truyền thống, đảm bảo tính thực thi mượt mà trên bộ nhớ RAM chỉ vỏn vẹn $512\text{ bytes}$ của chip Atmega8515.
+---------------------------------------------------------------------------------------------------+
|                        SO SÁNH HỆ SỐ TƯƠNG QUAN PEARSON (CPA ATTACK)                              |
+---------------------------------------------------------------------------------------------------+
|  Hệ số tương quan (r)                                                                             |
|   1.0 |                                                                                           |
|   0.8 |      [X] Đỉnh khóa đúng AES-128 (r = 0.72 - Bị lộ hoàn toàn)                              |
|   0.6 |                                                                                           |
|   0.4 |                                                                                           |
|   0.2 |   ---------------- Ngưỡng nhiễu nền (Noise Floor) ----------------                        |
|   0.0 |===~~~~~~~~~~~~~~~~[ AES-EM với 3000 vết: r < 0.045 - An toàn tuyệt đối ]~~~~~~~~~~~~~~~~==|
|       +------------------------------------------------------------------------------------> Vết đo|
+---------------------------------------------------------------------------------------------------+

Implications đa chiều

  • Ý nghĩa Lý thuyết: Nghiên cứu xác lập mô hình toán học tích hợp hoàn chỉnh giữa đại số trừu tượng (lý thuyết vành thương và đa thức bất khả quy) với an toàn mật mã thực nghiệm. Đây là tài liệu mẫu mực chứng minh tính khả thi của việc sử dụng các cấu trúc đại số phức hợp để xóa bỏ tính liên đới vật lý của tín hiệu rò rỉ kênh kề.
  • Ý nghĩa Phương pháp luận: Cung cấp khung kiểm thử và quy trình thực nghiệm chuẩn hóa từ khâu thiết lập phần cứng, lấy mẫu qua máy hiện sóng đến phân tích ma trận tương quan nhiều chiều, có thể áp dụng cho việc đánh giá các chuẩn mã hóa khối khác như Camellia, SM4 hoặc các thuật toán hậu lượng tử (Post-Quantum Cryptography).
  • Ứng dụng Thực tiễn: Mở ra giải pháp thương mại hóa trực tiếp cho ngành công nghiệp thẻ thông minh tại Việt Nam. Công nghệ này có thể nạp trực tiếp vào firmware của thẻ căn cước công dân gắn chip, thẻ thanh toán ngân hàng EMV, SIM viễn thông 4G/5G và các module bảo mật phần cứng (Hardware Security Module - HSM).
  • Khuyến nghị Chính sách: Cung cấp cơ sở khoa học xác đáng để các cơ quan quản lý an toàn thông tin quốc gia ban hành các tiêu chuẩn bắt buộc về kiểm định an toàn kênh kề cho mọi thiết bị mật mã nhúng phục vụ chính phủ điện tử và chuyển đổi số quốc gia.

Limitations và Future Research

Luận án thừa nhận một số giới hạn nghiên cứu khách quan:

  1. Phạm vi nền tảng phần cứng: Thực nghiệm mới chỉ tập trung chuyên sâu trên dòng vi điều khiển 8-bit Atmega8515 đại diện cho các hệ thống vi xử lý kinh điển; chưa mở rộng đánh giá trên các kiến trúc vi xử lý 32-bit tiên tiến (ARM Cortex-M4, RISC-V) hoặc các chip ASIC thương mại có trang bị sẵn cơ chế xáo trộn xung nhịp (clock jitter).
  2. Giới hạn số lượng vết đo thực nghiệm: Do hạn chế về thời gian lấy mẫu và dung lượng lưu trữ vết đo thời gian thực, số lượng vết đo dừng lại ở mức $3.000$ vết. Dù $3.000$ vết đo là đủ lớn để chứng minh tính kháng CPA bậc một, việc kiểm thử ở quy mô hàng triệu vết đo ($10^6$ traces) sẽ cung cấp cái nhìn toàn diện hơn về khả năng kháng rò rỉ bậc cao (High-Order DPA).
  3. Các vector tấn công phối hợp: Nghiên cứu chưa kết hợp đồng thời tấn công phân tích năng lượng với tấn công phân tích điện từ trường (Electromagnetic Analysis - EMA) hoặc tấn công chèn lỗi vi sai (Differential Fault Analysis - DFA).

Hướng nghiên cứu tiếp theo bao gồm:

  • Tối ưu hóa và mở rộng lược đồ FREM cho các biến thể khóa AES-192 và AES-256.
  • Nghiên cứu triển khai cơ chế FREM trên nền tảng phần cứng tái cấu trúc FPGA (Field-Programmable Gate Array) và thiết kế vi mạch tích hợp chuyên dụng ASIC.
  • Đánh giá khả năng chống chịu của thuật toán AES-EM trước các kỹ thuật tấn công kênh kề ứng dụng trí tuệ nhân tạo và học sâu (Deep Learning-based SCA như CNN, MLP).
  • Xây dựng cơ chế phòng vệ hợp nhất chống lại đồng thời tấn công kênh kề (SCA) và tấn công chèn lỗi (Fault Injection Attacks - FIA).

Tác động và ảnh hưởng

Công trình nghiên cứu đóng góp trực tiếp vào kho tàng học thuật chuyên ngành an toàn thông tin Việt Nam và quốc tế. Về mặt học thuật, các bài báo trích xuất từ luận án công bố trên các tạp chí khoa học uy tín (Tạp chí Nghiên cứu Khoa học và Công nghệ Quân sự, Tạp chí Khoa học ĐHSP Hà Nội) tạo tiền đề cho hàng loạt nghiên cứu mở rộng về mặt nạ nhúng.

Về mặt công nghiệp và chuyển đổi số, giải pháp của luận án giải tỏa hoàn toàn áp lực chi phí bản quyền công nghệ nước ngoài trong việc sản xuất phôi thẻ thông minh bảo mật cao. Việc làm chủ công nghệ lõi chống tấn công kênh kề ở mức thuật toán giúp các doanh nghiệp công nghệ nội địa và cơ quan nhà nước tự chủ trong sản xuất thẻ định danh, thiết bị xác thực bảo mật và các thiết bị IoT phục vụ hạ tầng trọng yếu quốc gia.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giới học thuật: Tiếp cận một tài liệu nghiên cứu chuyên sâu, chi tiết từ cơ sở toán học thuần túy đến kỹ thuật lập trình vi điều khiển và phương pháp phân tích tín hiệu thực nghiệm.
  • Kỹ sư R&D Mật mã và Phần cứng: Nắm bắt phương pháp luận thiết kế tối ưu hóa thuật toán AES kháng SCA để ứng dụng trực tiếp vào các sản phẩm thương mại có tài nguyên hạn chế.
  • Các tổ chức Tài chính - Ngân hàng và Viễn thông: Sở hữu giải pháp công nghệ nâng cao độ an toàn cho hệ thống thanh toán thẻ và định danh thuê bao di động trước nguy cơ tấn công phần cứng tinh vi.
  • Cơ quan Quản lý An ninh Mạng và Cơ yếu Nhà nước: Có căn cứ khoa học vững chắc để xây dựng bộ tiêu chuẩn đánh giá, nghiệm thu các giải pháp mật mã ứng dụng trong các cơ quan chính phủ.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và nó mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc phát triển kỹ thuật mặt nạ nhúng trường vành FREM (Field Ring Embedded Multiplicative Mask). Kỹ thuật này mở rộng lý thuyết trường Galois và lý thuyết vành đa thức thông qua việc thiết lập ánh xạ đẳng cấu ngẫu nhiên $\rho$ đưa phần tử từ trường kết hợp $GF((2^4)^2)$ vào vành thương đa thức $\mathcal{R} = GF(2^4)[x] / P(x)Q(x)$. Điều này giải quyết bài toán hóc búa của lý thuyết mặt nạ nhân (Akkar & Giraud, 2001) bằng cách phân tán phần tử $0$ thành $2^l$ trạng thái ngẫu nhiên, vô hiệu hóa hoàn toàn lỗ hổng Zero Value Attack.

2. Đột phá về phương pháp luận nghiên cứu so với các công bố quốc tế tiêu biểu?

So với phương pháp hạ bậc đa tầng của Wolkerstorfer et al. (2002) (xuống tận $GF(2^2)$ gây phức tạp logic phần mềm) và mô hình mặt nạ đầy đủ của Mangard et al. (2007) (đòi hỏi tính toán lại bảng động $S_m$ tốn $3.795\text{ bytes}$ ROM), luận án đã thiết lập quy trình tính toán lũy thừa nhúng trực tiếp trong vành thương. Phương pháp luận kết hợp đo kiểm đồng bộ trên module phần cứng chuyên dụng Sakura-G/W và vi điều khiển Atmega8515 cung cấp một chu trình khép kín từ chứng minh toán học giải tích đến thẩm định thực nghiệm thống kê với độ chính xác tuyệt đối.

3. Phát hiện bất ngờ nhất trong quá trình đo kiểm thực nghiệm là gì?

Phát hiện ấn tượng nhất là tính ổn định phi tuyến của hệ số tương quan trong thuật toán AES-EM. Trong khi ở thuật toán AES-128 gốc, hệ số tương quan của khóa đúng tăng vọt lên $r \approx 0.72$ chỉ với 480 vết đo, thì ở thuật toán AES-EM, việc tăng quy mô mẫu từ 480 lên 1.500 và 3.000 vết đo không hề làm tăng hệ số tương quan của khóa đúng (luôn duy trì ở mức đáy $r < 0.045$, hoàn toàn đồng dạng với các khóa giả định). Điều này chứng minh tính độc lập thống kê tuyệt đối giữa dữ liệu xử lý nội vi và mức tiêu thụ năng lượng ngoài chip.

4. Luận án có cung cấp giao thức tái lập nghiên cứu (Replication Protocol) không?

Luận án cung cấp đầy đủ và chi tiết giao thức tái lập nghiên cứu bao gồm: mã giả chi tiết của các thuật toán FuM (Phụ lục 1), MM (Phụ lục 2), phương pháp tính toán và thuật toán AtM (Phụ lục 3, 4), sơ đồ kết nối chân vi điều khiển Atmega8515 với module Sakura-W, các thông số thiết lập máy hiện sóng ($500\text{ MS/s}$, băng thông, trở kháng $1,\Omega$) và quy trình xử lý dữ liệu ma trận CPA trong môi trường tính toán số học.

5. Chương trình nghị sự nghiên cứu 10 năm tiếp theo được định hình ra sao?

Định hướng 10 năm tới tập trung vào: (1) Chuẩn hóa thuật toán che mặt nạ nhúng cho các họ thuật toán mã hóa nhẹ (Lightweight Cryptography) trong mạng cảm biến IoT; (2) Tích hợp kỹ thuật FREM vào kiến trúc phần cứng mở RISC-V có khả năng tự kháng SCA; (3) Mở rộng cơ chế che mặt nạ sang các thuật toán mật mã hậu lượng tử dựa trên mạng tinh thể (Lattice-based Cryptography như Kyber, Dilithium); và (4) Xây dựng hệ thống kiểm định tự động sử dụng mạng nơ-ron học sâu để đánh giá rò rỉ kênh kề bậc cao.

Kết luận

Luận án tiến sĩ của Nghiên cứu sinh Nguyễn Thanh Tùng đã hoàn thành xuất sắc các mục tiêu nghiên cứu đề ra với những đóng góp học thuật và thực tiễn nổi bật:

  1. Phát triển thành công cơ sở lý thuyết đại số vững chắc cho kỹ thuật mặt nạ nhúng trường vành FREM, giải quyết triệt để bài toán rò rỉ thông tin của phép nghịch đảo SubBytes.
  2. Xây dựng phương pháp FuFA kết hợp hài hòa giữa mặt nạ đầy đủ và mặt nạ nhúng, khắc phục hoàn toàn lỗ hổng tấn công giá trị zero (ZVA) tồn tại kinh điển trong các lược đồ mặt nạ nhân.
  3. Thiết kế hoàn chỉnh thuật toán AES-EM với hiệu năng tối ưu, tiết kiệm tài nguyên bộ nhớ vượt trội, tương thích hoàn hảo với vi điều khiển hạn chế tài nguyên trên thẻ thông minh.
  4. Xây dựng hệ thống thực nghiệm chuẩn mực trên phần cứng chuyên dụng Sakura-G/Sakura-W và chip Atmega8515, thực hiện tấn công CPA và chứng minh tính an toàn tuyệt đối của thuật toán đề xuất ở quy mô $3.000$ vết đo.
  5. Cung cấp bộ dữ liệu thực nghiệm, thuật toán chi tiết và quy trình đánh giá chuẩn hóa, tạo nền tảng vững chắc cho việc nghiên cứu, phát triển và nội địa hóa các thiết bị mật mã nhúng bảo mật cao phục vụ chiến lược an ninh mạng quốc gia.