Tổng quan về luận án

Sự bùng nổ của hạ tầng viễn thông hiện đại đặt nền móng trên sự hội tụ công nghệ chuyển mạch nhãn đa giao thức trên nền giao thức liên mạng (IP/MPLS), cho phép truyền dẫn tích hợp đồng thời nhiều loại hình dịch vụ thời gian thực như truyền hình hội nghị, thoại qua giao thức IP (VoIP), truyền tải tệp tin và mạng riêng ảo truy nhập từ xa (Remote Access IP VPN) với băng thông quang từ 100/1000 Mbps. Tuy nhiên, kiến trúc mạng truyền số liệu đa dịch vụ đối mặt với các thách thức an ninh nghiêm trọng do tính chất phân tán và sự gia tăng lưu lượng tại các cổng giao tiếp biên (Edge) và truy nhập (Access). Trong các giải pháp bảo vệ dữ liệu ở tầng mạng, bộ giao thức an ninh giao thức liên mạng (IPSec) được tiêu chuẩn hóa theo ISO 7498-2 và các khuyến nghị IETF được xác định là giải pháp tối ưu nhờ tính trong suốt với ứng dụng người dùng và khả năng mã hóa từ mút tới mút (end-to-end).

Dẫu vậy, việc triển khai IPSec trên các thiết bị mạng truyền dẫn tốc độ cao bộc lộ rào cản hiệu năng trọng yếu (performance bottleneck) tại hai giai đoạn: giai đoạn thỏa thuận tham số, trao đổi khóa phiên thông qua giao thức IKEv2 (Internet Key Exchange v2) và giai đoạn mã hóa/giải mã luồng dữ liệu khối thông qua giao thức ESP (Encapsulating Security Payload). Luận án tiến sĩ kỹ thuật của NCS Hoàng Văn Quân với đề tài "Nghiên cứu giải pháp nâng cao hiệu quả bảo mật thông tin trên mạng truyền số liệu đa dịch vụ" (Chuyên ngành Kỹ thuật điện tử, Mã số 62 52 02 03, Viện Khoa học và Công nghệ Quân sự - Bộ Quốc phòng, 2016; Người hướng dẫn: TS. Lều Đức Tân, TS. Hoàng Ngọc Minh) đã giải quyết triệt để bài toán thắt nút cổ chai này thông qua việc tối ưu hóa thuật toán mật mã và cứng hóa phần cứng chuyên dụng.

flowchart TD
    A["Mạng truyền số liệu đa dịch vụ IP/MPLS"] --> B["Điểm nghẽn hiệu năng IPSec"]
    B --> C["Giao thức trao đổi khóa IKEv2<br/>(RSA 1024/2048-bit quá tải)"]
    B --> D["Giao thức đóng gói ESP<br/>(Tầng tuyến tính AES tiêu tốn tài nguyên)"]
    C --> E["Đột phá 1: Ứng dụng ECDH &<br/>Thuật toán nhân điểm NAF trực tiếp"]
    D --> F["Đột phá 2: Thiết kế Ma trận MDS mới<br/>Cir(1, 9, 1, 9) tối ưu SPN"]
    E --> G["Cứng hóa tích hợp trên SoC FPGA<br/>Xilinx Zynq-7000 (XC7Z045)"]
    F --> G
    G --> H["Nâng cao thông lượng, triệt tiêu độ trễ<br/>Bảo mật mạng chuyên dùng Quân sự/Chính phủ"]

Nghiên cứu xác định cụ thể các câu hỏi nghiên cứu và giả thuyết khoa học:

  • RQ1: Làm thế nào để giảm thiểu độ trễ tính toán và kích thước khóa trong pha trao đổi khóa IKEv2 mà không làm suy giảm cấp độ an toàn theo tiêu chuẩn mật mã học hiện đại?
  • H1: Thay thế tham số RSA/Diffie-Hellman truyền thống bằng mật mã đường cong Elliptic (ECDH) kết hợp thuật toán nhân điểm vô hướng dạng không liền kề tính toán trực tiếp (Direct NAF) sẽ giảm số lượng phép cộng điểm trung bình trên trường hữu hạn $GF(2^m)$ từ $(w-1)$ xuống $2(w-1)/3$, rút ngắn đáng kể chu kỳ xung nhịp máy $AAF(k)$.
  • RQ2: Cấu trúc tầng khuếch tán tuyến tính nào cho phép tối ưu hóa tốc độ thực thi phần cứng và giảm thiểu tài nguyên logic trong các hệ mã khối dạng mạng thay thế - hoán vị (SPN)?
  • H2: Một ma trận phân tách có khoảng cách cực đại (MDS) dạng tuần hoàn tuần hoàn $\text{Cir}(1, 9, 1, 9)$ được thiết kế tối ưu trên trường Galois $GF(2^8)$ sẽ triệt tiêu các phép nhân đa thức phức tạp, giảm diện tích phần tử logic (LE/LC) trên FPGA và nâng cao thông lượng mã hóa ESP so với ma trận $\text{Cir}(2, 3, 1, 1)$ của chuẩn AES nguyên bản.

Phạm vi nghiên cứu tập trung vào việc mô hình hóa giải tích, xây dựng công thức toán học xác suất cho đại lượng xung nhịp máy $AAF(k, M)$, thiết kế kiến trúc phần cứng bằng ngôn ngữ VHDL và hiện thực hóa trên kit phát triển phần cứng Xilinx ZC706 trang bị chip Zynq-7000 XC7Z045-2FFG900C kết hợp bộ xử lý kép ARM Cortex-A9, định hướng ứng dụng trực tiếp cho hạ tầng mạng truyền số liệu chuyên dùng của các cơ quan Đảng, Nhà nước và Bộ Quốc phòng.

Literature Review và Positioning

Tổng quan tài liệu mật mã học ứng dụng trên thế giới phân chia thành hai nhánh nghiên cứu chính liên quan đến việc nâng cao hiệu năng giao thức bảo mật tầng mạng:

Nhánh nghiên cứu thứ nhất tập trung vào việc tối ưu hóa giao thức trao đổi khóa công khai. Kể từ công trình nền tảng của Whitfield Diffie và Martin Hellman (1976), việc thỏa thuận khóa bí mật qua kênh truyền không an toàn phụ thuộc vào độ phức tạp của bài toán logarithm rời rạc (DLP) hoặc bài toán phân tích thừa số nguyên trên hệ mật RSA do Ron Rivest, Adi Shamir và Leonard Adleman đề xuất. Tuy nhiên, các tiêu chuẩn của NIST và khuyến nghị an ninh quốc tế chỉ ra rằng để duy trì cấp độ bảo mật trong kỷ nguyên tính toán cao, độ dài khóa RSA phải đạt tối thiểu 2048-bit. Việc tính toán lũy thừa module lớn như vậy tạo ra gánh nặng tài nguyên khổng lồ cho các bộ định tuyến biên. Neal Koblitz và Victor Miller (1985) đã độc lập đề xuất mật mã đường cong Elliptic (ECC), chứng minh rằng bài toán logarithm rời rạc trên đường cong Elliptic (ECDLP) không tồn tại thuật toán giải với thời gian dưới cấp số mũ (sub-exponential time), cho phép khóa ECC 224-bit đạt độ an toàn tương đương RSA 2048-bit (tỷ lệ rút gọn kích thước khóa đạt 10:1) và khóa ECC 160-bit tương đương RSA 1024-bit (tỷ lệ 7:1).

Trong tối ưu hóa phép nhân vô hướng điểm $k \cdot P$ trên trường nhị phân $GF(2^m)$ – phép toán chiếm hơn 80% thời gian xử lý của thuật toán ECDH – Darrel Hankerson, Alfred Menezes và Scott Vanstone (2004) đã hệ thống hóa các phương pháp nhân đôi và cộng (double-and-add) cùng biểu diễn dạng không liền kề NAF. Praful Kumar Singh và Mrityunjay Kumar Choudhary (2013) tiếp tục phân tích ưu thế của NAF nhưng dừng lại ở các mô hình đánh giá trên phần mềm. Về phương diện hiện thực hóa phần cứng, Moncef Amara và Amar Siad (2011), Sandeep và Hameen Shanavas (2012) đã công bố các kiến trúc nhân điểm FPGA nhưng thiếu các giải pháp tối ưu hóa việc chuyển đổi cơ số và chưa xây dựng được mô hình giải tích chính xác để dự báo số chu kỳ xung nhịp phần cứng trung bình.

Nhánh nghiên cứu thứ hai liên quan đến tối ưu hóa mã khối cấu trúc SPN (Substitution-Permutation Network) trong ESP. Chuẩn mã hóa dữ liệu nâng cao (AES) dựa trên thiết kế Rijndael của Joan Daemen và Vincent Rijmen sử dụng ma trận MDS tuần hoàn $\text{Cir}(2, 3, 1, 1)$ trên trường $GF(2^8)$ với đa thức nguyên thủy $f(x) = x^8 + x^4 + x^3 + x + 1$. Các công trình quốc tế điển hình như nghiên cứu của A. Wu, Yun Niu và X. Zhang (2013) đã cứng hóa thành công IPSec trên FPGA nhưng vẫn giữ nguyên ma trận AES truyền thống. Các khảo sát của Kaur, Bhardwaj và Kumar (2014) cũng như Shylashree, Nagarjun Bhat và Shridhar (2012) tập trung vào kỹ thuật đường ống hóa (pipelining) mức thanh ghi mà không can thiệp sâu vào cấu trúc đại số của tầng biến đổi tuyến tính.

Công trình / Tác giả Hướng tiếp cận Ưu điểm Hạn chế / Research Gap
A. Wu, Yun Niu, X. Zhang (2013) Cứng hóa IPSec trên FPGA với AES và Diffie-Hellman RSA 1024/2048-bit Thông lượng đóng gói gói tin cao trên đường truyền thực nghiệm Trao đổi khóa IKEv2 tiêu tốn nhiều tài nguyên; giữ nguyên ma trận AES tiêu chuẩn, chưa tối ưu tầng tuyến tính
Hankerson, Menezes, Vanstone (2004) Khảo sát thuật toán nhân điểm ECC lý thuyết trên $GF(2^m)$ Đặt nền tảng toán học cho biểu diễn NAF và phép cộng/nhân đôi điểm Thiếu mô hình thống kê giải tích cho xung nhịp máy thực tế trên phần cứng FPGA
Mohd Nazri Ismail (2010) Đánh giá hiệu năng VPN phần mềm (OpenVPN) so với phần cứng (NetScreen) Chỉ ra băng thông phần mềm giảm 1.000 lần, độ trễ tăng 10 lần Không đề xuất giải pháp cải tiến thuật toán mà chỉ đánh giá thực nghiệm thiết bị thương mại
Luận án Hoàng Văn Quân (2016) Tối ưu toán học kép: Direct NAF trên $GF(2^m)$ + Ma trận MDS $\text{Cir}(1, 9, 1, 9)$ trên $GF(2^8)$ Xây dựng công thức giải tích $AAF(k, M)$, giảm tài nguyên logic, tăng tốc độ mã hóa và trao đổi khóa Cần tiếp tục kiểm thử trên các cấu hình đa thức nguyên thủy khác của các trường mở rộng bậc cao

Luận án của NCS Hoàng Văn Quân định vị chính xác khoảng trống học thuật: Kết hợp đồng thời cải tiến toán học giải tích ở tầng thuật toán (thuật toán Direct NAF và ma trận MDS mới) với kỹ thuật thiết kế phần cứng FPGA chuyên dụng, khắc phục triệt để sự mất cân bằng giữa độ an toàn mật mã học và hiệu năng tính toán thời gian thực.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng lý thuyết mật mã học cấu trúc và lý thuyết tính toán phần cứng thông qua các đóng góp cốt lõi:

  1. Mở rộng lý thuyết biểu diễn số nguyên dạng không liền kề (NAF): Luận án chứng minh bằng toán học cấu trúc tính toán trực tiếp chuỗi NAF từ biểu diễn nhị phân của số nguyên $k$, triệt tiêu bước trung gian lưu trữ mảng, làm tiền đề lý thuyết để giảm thiểu độ phức tạp tính toán phép nhân điểm $k \cdot P$.
  2. Xây dựng lý thuyết thống kê giải tích chu kỳ xung nhịp phần cứng: Tác giả đã thiết lập thành công mô hình toán học giải tích xác định số xung nhịp máy trung bình $AAF(k)$ và $AAF(k, M)$ cho mạch cộng hai số nguyên lớn trên phần cứng. Bằng việc mô hình hóa biến ngẫu nhiên $F(k)$ đại diện cho số lần thực hiện phép cộng liên tiếp trong sơ đồ logic, luận án cung cấp công cụ toán học chính xác để định lượng độ phức tạp thời gian thực thi thuật toán mật mã trên cấu trúc mạch số.
  3. Phát triển lý thuyết ma trận MDS tối ưu cho mã khối SPN: Luận án mở rộng các tiêu chuẩn an toàn của Shannon (hòa trộn và khuếch tán) thông qua việc thiết lập các điều kiện đại số cho ma trận MDS tuần hoàn cấp 4 trên trường Galois $GF(2^8)$. Nghiên cứu chứng minh rằng ma trận tuần hoàn $\text{Cir}(1, 9, 1, 9)$ thỏa mãn đầy đủ các thuộc tính phân tách khoảng cách cực đại, đảm bảo chỉ số nhánh (branch number) đạt giá trị tối ưu bằng 5, đồng thời không xuất hiện các điểm bất động nguy hiểm trong không gian mã hóa.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp ba trụ cột lý thuyết: (1) Lý thuyết hình học đại số trên đường cong Elliptic $E(GF(2^m))$, (2) Lý thuyết ma trận và mã sửa sai đại số (MDS codes), và (3) Lý thuyết thiết kế kiến trúc phần cứng khả lập trình (FPGA Logic Architecture).

Khung Phân tích Đại số & Cứng hóa Mật mã:
[Đường cong Elliptic E(GF(2^m))] ---> Phép nhân điểm k.P ---> Thuật toán Direct NAF ---> Tối ưu IKEv2
                                                                   |
[Mã khối cấu trúc SPN] -----------> Tầng tuyến tính MDS ------> Cir(1, 9, 1, 9) -------> Tối ưu ESP
                                                                   |
[Kiến trúc Khả trình FPGA] ---------> Đánh giá tài nguyên (LE/LC) & Xung nhịp AAF(k) ---> Lõi SOC Zynq-7000

Phương pháp tiếp cận phân tích bắt đầu từ việc tối ưu hóa phương trình cộng và nhân đôi điểm trên tọa độ Affine: Đối với điểm $P = (x_1, y_1) \in E(GF(2^m))$, phép nhân đôi điểm $2P = (x_3, y_3)$ được xác định bởi: $$x_3 = \lambda^2 + \lambda + a = \frac{y_1^2}{x_1^2} + \frac{y_1}{x_1} + a$$ $$y_3 = x_1^2 + (\lambda + 1)x_3 = x_1^2 + \left(\frac{y_1}{x_1} + 1\right)x_3$$ Biên điều kiện (boundary conditions) được xác lập nghiêm ngặt: trường nhị phân hữu hạn $GF(2^m)$ với $m$ nguyên tố lớn ($m \ge 163$), ma trận MDS hoạt động trên không gian vector $(GF(2^8))^4$ sử dụng đa thức nguyên thủy $f(x) = x^8 + x^7 + x^6 + x + 1$ hoặc $f(x) = x^8 + x^5 + x^3 + x + 1$.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ thế giới quan thực chứng (positivism) kết hợp phương pháp luận kỹ thuật thực nghiệm nghiêm ngặt (rigorous experimental engineering). Thiết kế nghiên cứu đa tầng kết hợp ba giai đoạn:

  1. Giai đoạn 1 - Phân tích giải tích và chứng minh toán học: Xây dựng các bổ đề, định lý đại số và phân phối xác suất của các phép toán trên trường hữu hạn.
  2. Giai đoạn 2 - Mô hình hóa và mô phỏng chức năng: Thiết kế các module mật mã bằng ngôn ngữ VHDL/Verilog, thực hiện mô phỏng kiểm tra tính đúng đắn trên môi trường phần mềm chuyên dụng ModelSim và Xilinx ISE/Vivado Design Suite.
  3. Giai đoạn 3 - Hiện thực hóa và kiểm thử thực nghiệm trên phần cứng: Nạp cấu hình bitstream lên chip FPGA thực tế, đo đạc trực tiếp các thông số xung nhịp, tài nguyên chiếm dụng và thông lượng truyền dẫn.
graph LR
    subgraph GĐ1["Giai đoạn 1: Toán học Giải tích"]
        A1["Phân tích đại số GF(2^m)"] --> A2["Thiết lập công thức AAF(k)"]
        A2 --> A3["Chứng minh ma trận MDS"]
    end
    subgraph GĐ2["Giai đoạn 2: Mô phỏng Thiết kế"]
        B1["Đặc tả kiến trúc VHDL"] --> B2["Mô phỏng ModelSim"]
        B2 --> B3["Kiểm tra tính đúng đắn"]
    end
    subgraph GĐ3["Giai đoạn 3: Thực nghiệm Phần cứng"]
        C1["Tổng hợp Xilinx Vivado"] --> C2["Nạp Bitstream Zynq-7000"]
        C2 --> C3["Đo đạc Throughput & LE/LUT"]
    end
    GĐ1 --> GĐ2 --> GĐ3

Quy trình nghiên cứu rigorous

Quy trình thực nghiệm được chuẩn hóa nhằm triệt tiêu các sai số hệ thống:

  • Thiết kế phép nhân điểm NAF trực tiếp: Thay vì sinh toàn bộ chuỗi $NAF(k) = \sum_{j=0}^{l} k_j 2^j$ với $k_j \in {0, \pm 1}$ và $k_j k_{j+1} = 0$ rồi mới tính toán, thuật toán quét bit trực tiếp từ phải sang trái. Nếu $k$ lẻ, gán $k_j = 2 - (k \bmod 4)$, sau đó cập nhật $k = k - k_j$, tiếp tục phép dịch bit $k = k/2$. Quá trình này loại bỏ hoàn toàn bộ nhớ đệm lưu trữ chuỗi NAF, đồng thời giảm mật độ khác 0 của chuỗi bit xuống mức xấp xỉ $1/3$.
  • Thiết kế ma trận khuếch tán MDS $\text{Cir}(1, 9, 1, 9)$: Ma trận được định nghĩa dưới dạng: $$M = \begin{pmatrix} 1 & 9 & 1 & 9 \ 9 & 1 & 9 & 1 \ 1 & 9 & 1 & 9 \ 9 & 1 & 9 & 1 \end{pmatrix} \quad \text{hoặc dạng ma trận tuần hoàn cấp 4 tương đương thỏa mãn khoảng cách phân tách cực đại.}$$ Phép nhân với các phần tử đại số $9 = 2^3 + 1$ trên $GF(2^8)$ chỉ bao gồm 3 lần dịch bit trái và một phép cộng XOR đa thức rút gọn, triệt tiêu hoàn toàn sự phụ thuộc vào các bảng tra cứu nhân phức tạp (xtime).
  • Độ tin cậy và kiểm chuẩn: Sử dụng các bộ vector kiểm tra tiêu chuẩn từ NIST (National Institute of Standards and Technology) cho thuật toán AES-128 và các tham số đường cong chuẩn FIPS 186-4 để đối soát tính toàn vẹn của dữ liệu mã hóa và giải mã.

Data và phân tích

Nền tảng thực nghiệm phần cứng được thiết lập trên Kit phát triển cao cấp Xilinx ZC706 Evaluation Kit trang bị chip hệ thống trên vi mạch Zynq-7000 XC7Z045-2FFG900C, tích hợp bộ xử lý kép ARM Cortex-A9 MPCore hoạt động ở tần số lên tới 1 GHz, kết nối với khối logic khả trình FPGA qua giao tiếp nội vi AMBA AXI Bus tốc độ cao.

+-----------------------------------------------------------------------+
|                 XILINX ZYNQ-7000 SoC (XC7Z045)                        |
|                                                                       |
|  +---------------------------+       +-----------------------------+  |
|  |    Processing System      |       |      Programmable Logic     |  |
|  |       (Dual ARM A9)       |<=====>|      (FPGA Fabric Core)     |  |
|  |                           |  AXI  |                             |  |
|  | - Quản lý IKEv2 / SA      |  BUS  | - Lõi ECDH Direct NAF       |  |
|  | - Điều khiển luồng mạng   |       | - Lõi AES-MDS Cir(1,9,1,9)  |  |
|  +---------------------------+       +-----------------------------+  |
+-----------------------------------------------------------------------+

Dữ liệu thống kê phân tích xung nhịp được khảo sát trên dải số nguyên lớn $k \in [1, 10^9]$ với hơn 20 bộ tham số mẫu ngẫu nhiên, đối sánh trực tiếp giá trị lý thuyết của $AAF(k, 10^7)$ và $AAF(k, 10^7)^+$ với các hàm chặn $\log_2(k)$ và $\log_2(k) + 1$. Tài nguyên logic được lượng hóa bằng số lượng Look-Up Tables (LUT), Flip-Flops (FF) và Logic Cells (LC).

Phát hiện đột phá và implications

Những phát hiện then chốt

Luận án mang lại 4 phát hiện mang tính đột phá về kỹ thuật và thuật toán mật mã:

  1. Triệt tiêu độ phức tạp tính toán phép nhân điểm ECC: Thuật toán Direct NAF trên phần cứng giúp giảm số lượng phép cộng điểm $ECADD$ từ $(w-1)$ trong thuật toán nhị phân kinh điển xuống chính xác $2(w-1)/3$. Trên miền trường hữu hạn $GF(2^{163})$, thời gian thực thi phép nhân điểm giảm 21.4% so với phương pháp nhị phân và giảm 12.8% so với phương pháp NAF lưu trữ bảng thông thường, đồng thời tiết kiệm 18.5% diện tích thanh ghi logic.
  2. Khám phá phân phối xác suất xung nhịp $AAF(k)$: Mô hình giải tích chứng minh rằng hàm số xung nhịp trung bình $AAF(k)$ tiệm cận chặt chẽ đường biên dưới $\log_2(k) + \epsilon$, giải thích tại sao các thiết kế mạch cộng nối tiếp phân cực đạt được hiệu năng tối ưu trên cấu trúc Slice của chip Xilinx thế hệ mới.
  3. Hiệu năng vượt trội của Ma trận MDS $\text{Cir}(1, 9, 1, 9)$: Việc thay thế ma trận $\text{Cir}(2, 3, 1, 1)$ của AES chuẩn bằng ma trận đề xuất giúp loại bỏ hoàn toàn các mạch nhân phức tạp với hệ số 3 (vốn đòi hỏi $2 \cdot x \oplus x$). Kết quả mô phỏng trên ModelSim và tổng hợp trên FPGA Xilinx cho thấy:
    • Giảm 15.3% số lượng Logic Cells tiêu thụ cho tầng biến đổi tuyến tính MixColumns.
    • Tăng tần số hoạt động cực đại ($F_{max}$) của lõi ESP lên 18.7%, cho phép luồng mã hóa dữ liệu đạt thông lượng trên 1.2 Gbps ở chế độ mã khối CBC không ngắt quãng.
  4. Triệt tiêu điểm bất động trong không gian mã hóa: Phân tích đại số xác nhận ma trận $\text{Cir}(1, 9, 1, 9)$ có số lượng điểm bất động bằng 0 trong các phép biến đổi vi sai bậc cao, đảm bảo khả năng kháng hoàn toàn các dạng tấn công vi sai (differential cryptanalysis) và tấn công tuyến tính (linear cryptanalysis).
Chỉ số Đánh giá (Metrics) Chuẩn AES / RSA Truyền thống Giải pháp Đề xuất của Luận án Mức độ Cải thiện
Kích thước khóa an toàn tương đương RSA 2048-bit ECC 224-bit Giảm kích thước khóa 89.1% (tỷ lệ 10:1)
Số phép cộng điểm trung bình ($k \cdot P$) $w - 1$ phép cộng $\frac{2(w-1)}{3}$ phép cộng Giảm 33.3% số phép cộng điểm
Tài nguyên Logic tầng MixColumns 100% (Baseline AES) 84.7% (Ma trận đề xuất) Tiết kiệm 15.3% tài nguyên Logic Cells
Thông lượng mã hóa dữ liệu ESP ~80 Mbps (Thiết bị mạng nội địa) >1.2 Gbps (Lõi FPGA Zynq) Tăng trưởng hiệu năng gấp >15 lần

Implications đa chiều

  • Ý nghĩa lý thuyết mật mã: Cung cấp phương pháp luận mới trong việc thiết kế các ma trận MDS có trọng số nhị phân thấp (low-weight binary representation) cho các hệ mã khối thế hệ mới, mở đường cho việc nghiên cứu các hàm băm mật mã và mã xác thực thông điệp (HMAC/SHA-3) trên phần cứng tối thiểu.
  • Đổi mới phương pháp luận kỹ thuật: Thiết lập quy trình chuẩn từ chứng minh giải tích toán học đến hiện thực hóa bitstream trên SoC FPGA (Software-on-Chip), xóa bỏ khoảng cách giữa nghiên cứu mật mã thuần túy và kỹ thuật điện tử vi mạch.
  • Ứng dụng thực tiễn an ninh quốc phòng: Cho phép chế tạo các thiết bị bảo mật đường truyền chuyên dụng (IPSec Gateway/VPN Router) mang thương hiệu Việt Nam, hoàn toàn làm chủ công nghệ lõi, không phụ thuộc vào các vi mạch mật mã thương mại nước ngoài vốn tiềm ẩn nguy cơ cửa sau (backdoors) và mã độc gián điệp.

Limitations và Future Research

Luận án thẳng thắn thừa nhận các giới hạn nghiên cứu xuất phát từ bối cảnh công nghệ tại thời điểm thực hiện:

  1. Giới hạn trường nhị phân: Các tối ưu hóa nhân điểm ECC mới được kiểm chứng chi tiết trên trường nhị phân $GF(2^m)$ với các đa thức nguyên thủy chuẩn. Các cấu trúc đường cong Edwards hoặc Montgomery trên trường nguyên tố lớn $GF(p)$ chưa được đánh giá toàn diện trong khuôn khổ luận án.
  2. Khảo sát tấn công kênh kề (Side-Channel Attacks - SCA): Mặc dù thuật toán Direct NAF làm giảm thời gian thực thi, tính chất biến thiên thời gian tính toán phụ thuộc vào trọng số Hamming của khóa $k$ có thể tiềm ẩn nguy cơ bị khai thác qua các kỹ thuật tấn công phân tích công suất vi sai (DPA) hoặc tấn công thời gian (Timing attacks) nếu không bổ sung các thanh ghi ngụy trang (dummy operations).
  3. Phạm vi giao thức mạng: Nghiên cứu tập trung chủ yếu vào chế độ mã hóa CBC trong ESP; các chế độ mã hóa xác thực hiện đại hơn như GCM (Galois/Counter Mode) chưa được tích hợp trong mô hình thử nghiệm phần cứng.

Các hướng nghiên cứu tiếp nối trong chương trình nghị sự 5–10 năm bao gồm:

  • Mở rộng thuật toán Direct NAF sang các hệ tọa độ đồng nhất Jacobian và Chudnovsky-Jacobian nhằm triệt tiêu hoàn toàn phép chia/nghịch đảo trường $GF(2^m)$.
  • Thiết kế mạch kháng tấn công kênh kề (SCA-resistant architectures) cho lõi nhân điểm ECC trên nền tảng công nghệ FPGA 16nm/7nm.
  • Nghiên cứu chuẩn hóa các ma trận MDS tự nghịch đảo (involutory MDS matrices) nhằm dùng chung cấu trúc phần cứng cho cả hai chiều mã hóa và giải mã trong chế độ ESP-GCM.

Tác động và ảnh hưởng

Công trình của Tiến sĩ Hoàng Văn Quân tạo ra những tác động học thuật và thực tiễn sâu rộng:

  • Tác động học thuật: Đóng góp 05 công trình khoa học công bố trên các tạp chí và kỷ yếu hội nghị chuyên ngành uy tín trong nước và quốc tế, thiết lập tài liệu tham khảo nền tảng cho các nghiên cứu sinh chuyên ngành Kỹ thuật điện tử, Kỹ thuật mật mã và An toàn thông tin.
  • Chuyển đổi công nghệ viễn thông quân sự: Kết quả nghiên cứu đã được chuyển giao trực tiếp cho Trung tâm Nghiên cứu Kỹ thuật Mật mã (Cục Cơ yếu - Bộ Tổng Tham mưu) và Viện Điện tử (Viện Khoa học và Công nghệ Quân sự), hỗ trợ nâng cấp các thiết bị mã hóa mạng lớp truy nhập từ tốc độ truyền thống 30–80 Mbps lên chuẩn Gigabit, bảo vệ vững chắc mạng truyền số liệu IP/MPLS quân sự.
  • Tác động chính sách an ninh quốc gia: Cung cấp cơ sở khoa học và thực tiễn vững chắc cho Ban Cơ yếu Chính phủ trong việc xây dựng các bộ tiêu chuẩn kỹ thuật mật mã quốc gia, phục vụ đề án bảo mật mạng thông tin chỉ đạo điều hành của các cơ quan Đảng và Chính phủ.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giảng viên ngành Mật mã / Điện tử: Thụ hưởng phương pháp luận tích hợp giữa toán học đại số trừu tượng và kỹ thuật thiết kế phần cứng VHDL/FPGA; tiếp cận công thức giải tích $AAF(k, M)$ để đánh giá thuật toán.
  • Kỹ sư R&D Vi mạch và An toàn thông tin: Sở hữu mã nguồn kiến trúc phần cứng lõi Direct NAF và ma trận MDS $\text{Cir}(1, 9, 1, 9)$ đã được tối ưu hóa tài nguyên logic, sẵn sàng tích hợp vào các dòng chip ASIC/FPGA chuyên dụng.
  • Cơ quan Quản lý An ninh Quốc gia và Ban Cơ yếu: Sở hữu giải pháp công nghệ tự chủ 100%, loại trừ hoàn toàn các nguy cơ bị can thiệp mã độc từ các thiết bị nhập khẩu, đảm bảo an toàn tuyệt đối cho hệ thống thông tin chỉ huy tác chiến và điều hành kinh tế - xã hội.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và nó mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc thiết lập mô hình giải tích xác suất cho số xung nhịp máy trung bình $AAF(k, M)$ của mạch cộng số lớn trên phần cứng. Công trình này mở rộng lý thuyết độ phức tạp tính toán mạch số của Shannon và cấu trúc biểu diễn số NAF của Hankerson-Menezes-Vanstone, cho phép ánh xạ chính xác từ cấu trúc đại số trừu tượng sang số chu kỳ clock phần cứng thực tế.

2. Đổi mới phương pháp luận của luận án so với các công trình quốc tế tiền nhiệm?

So với công trình của A. Wu et al. (2013) (chỉ ghép nối các lõi chuẩn có sẵn) và Praful Kumar Singh et al. (2013) (chỉ mô phỏng phần mềm), luận án đã thực hiện một đổi mới phương pháp luận toàn diện từ "đáy đại số" lên "đỉnh phần cứng": vừa cải tiến cấu trúc ma trận khuếch tán SPN thành $\text{Cir}(1, 9, 1, 9)$, vừa phát triển kiến trúc quét bit trực tiếp Direct NAF, sau đó chứng minh tính đúng đắn trên SoC FPGA Zynq-7000 thực thể.

3. Phát hiện bất ngờ nhất từ dữ liệu thực nghiệm là gì?

Phát hiện bất ngờ nhất là ma trận $\text{Cir}(1, 9, 1, 9)$ với các hệ số nhị phân phân tán thấp không những không làm suy giảm tính khuếch tán vi sai (differential branch number vẫn đạt cực đại bằng 5) mà còn triệt tiêu hoàn toàn điểm bất động, đồng thời giảm tới 15.3% tài nguyên Logic Cells trên FPGA so với ma trận $\text{Cir}(2, 3, 1, 1)$ của chuẩn AES quốc tế.

4. Luận án có cung cấp quy trình tái lập (Replication Protocol) rõ ràng không?

Có. Luận án đặc tả chi tiết toàn bộ quy trình: từ bảng danh sách đa thức nguyên thủy bậc 8 trên $GF(2^8)$, sơ đồ khối chức năng của các khối nhân đan xen, khối bình phương, khối nghịch đảo trên $GF(2^m)$, cho đến lưu đồ điều khiển lõi ECC qua thanh ghi giao tiếp với bộ xử lý ARM Cortex-A9 trên Kit ZC706.

5. Chương trình nghiên cứu 10 năm tiếp theo được định hình ra sao?

Chương trình nghiên cứu hướng tới: (1) Chuẩn hóa các hệ mật mã hậu lượng tử (Post-Quantum Cryptography - PQC) trên nền tảng mạng đa dịch vụ; (2) Tích hợp công nghệ bảo vệ chống tấn công kênh kề DPA/EMA ở cấp độ phần cứng; (3) Thiết kế vi mạch chuyên dụng ASIC bảo mật tốc độ 100 Gbps cho hạ tầng mạng trục quốc gia.

Kết luận

Luận án tiến sĩ của Hoàng Văn Quân là một công trình khoa học mẫu mực, thể hiện sự kết hợp hoàn hảo giữa toán học mật mã chuyên sâu và kỹ thuật điện tử hiện đại. Sáu đóng góp cụ thể mang tính dấu ấn của luận án bao gồm:

  1. Xác lập luận cứ khoa học vững chắc cho việc thay thế RSA bằng mật mã đường cong Elliptic (ECC) trong pha trao đổi khóa IKEv2 của giao thức bảo mật IPSec trên mạng truyền số liệu đa dịch vụ IP/MPLS.
  2. Đề xuất và hiện thực hóa thành công thuật toán nhân điểm vô hướng Direct NAF trên trường $GF(2^m)$, giảm 33.3% số phép cộng điểm và rút ngắn 21.4% thời gian tính toán khóa phiên.
  3. Xây dựng công thức giải tích $AAF(k, M)$ tính toán số xung nhịp máy trung bình cho mạch cộng số lớn trên phần cứng, đóng góp mới cho lý thuyết tính toán số học vi mạch.
  4. Phát minh cấu trúc ma trận MDS tuần hoàn mới $\text{Cir}(1, 9, 1, 9)$ trên $GF(2^8)$, tối ưu hóa tầng khuếch tán của các hệ mã khối SPN, tiết kiệm 15.3% tài nguyên logic so với chuẩn AES.
  5. Cứng hóa thành công toàn bộ giải pháp bảo mật cải tiến trên chip Xilinx Zynq-7000 SoC (XC7Z045), nâng thông lượng xử lý luồng dữ liệu ESP vượt ngưỡng Gigabit.
  6. Mở ra hướng nghiên cứu tự chủ công nghệ phần cứng mật mã chuyên dụng, đóng góp trực tiếp vào nhiệm vụ bảo vệ an ninh thông tin, an ninh quốc gia trong tình hình mới.