Thiết Kế Và Hiện Thực IP Ethernet 1Gbit Trong Khóa Luận Tốt Nghiệp Kỹ Thuật Máy Tính

Khóa luận tốt nghiệp kỹ thuật máy tính tập trung thiết kế và hiện thực IP Ethernet 1Gbit, ứng dụng công nghệ hiện đại trong lĩnh vực mạng máy tính.

• Tác giả: Nguyen Ngoc Hai
• Người hướng dẫn: Ths. Ngo Hieu Truong
• Trường học: Đại học Công nghệ Thông tin - Đại học Quốc gia Thành phố Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết kế và hiện thực IP Ethernet 1Gbit/s trên FPGA
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2023
• Địa điểm: Thành phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: LÝ DO CHỌN ĐỀ TÀI
• 1.1. Mục tiêu và phương pháp thực hiện
• 1.2. TỔNG QUAN VỀ ETHERNET
• 2. CHƯƠNG 2: TỔNG QUAN VỀ ETHERNET
• 2.1. Tổng quan mô hình OSI
• 2.2. Phạm vi của IP Ethernet trong mô hình OSI
• 2.3. Tổng quan về Media Access Control (MAC)
• 2.3.1. Địa chỉ MAC
• 2.4. Tổng quan về Media Independent Interface (MII)
• 2.4.1. Gigabit Media Independent Interface (GMII)
• 2.5. Frame
• 3. CHƯƠNG 3
• 4. CHƯƠNG 4: HIỆN THỰC TRÊN PHẦN CỨNG
• 4.1. Kiểm thử chức năng của IP Ethernet 1Gbit/s trên FPGA
• 4.2. Kịch bản thử nghiệm
• 4.3. Xây dựng mô hình trên phần mềm Vivado
• 4.4. Tài nguyên sử dụng trên phần cứng
• 4.5. Tích hợp IP Ethernet vào một hệ thống SoC
• 4.5.1. Xây dựng hệ thống SoC
• 4.5.2. Xây dựng hệ thống SoC trên phần mềm Vivado
• 4.5.3. Xây dựng chương trình trên phần mềm Vitis
• 4.6. Tài nguyên phần cứng sử dụng
• 4.7. Khó khăn gặp phải
• 4.8. Hướng phát triển
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Thiết kế mạng

Khóa luận tập trung vào thiết kế mạng dựa trên IP Ethernet 1Gbit/s, đảm bảo tuân thủ tiêu chuẩn IEEE 802.3. Mục tiêu chính là thiết kế một hệ thống mạng có khả năng giao tiếp với PC và truyền nhận dữ liệu hiệu quả. Thiết kế hệ thống mạng bao gồm việc xử lý các Ethernet frame, IPv4 packet, và UDP datagram, đảm bảo các giao thức được thực hiện đúng quy trình. Việc tích hợp IP Ethernet vào hệ thống SoC là một yếu tố quan trọng, giúp tối ưu hóa tài nguyên phần cứng.

1.1. Mục tiêu thiết kế

Mục tiêu của khóa luận là thiết kế và hiện thực IP Ethernet 1Gbit/s trên FPGA, đảm bảo khả năng nhận và gửi các gói tin Ethernet. Quá trình nhận dữ liệu bao gồm việc trích xuất thông tin từ các gói tin Ethernet, trong khi quá trình gửi dữ liệu đòi hỏi việc đóng gói thông tin thành các gói tin hoàn chỉnh. Thiết kế phần cứng mạng cần tuân thủ các giao thức tiêu chuẩn như MII, GMII, và AXI4.

1.2. Phương pháp thực hiện

Để hiện thực IP Ethernet 1Gbit/s, khóa luận sử dụng các công cụ như Vivado để biên dịch và triển khai thiết kế trên FPGA. Các giao thức như MII, GMII, và AXI4 Stream được nghiên cứu kỹ lưỡng để đảm bảo tính tương thích và hiệu quả. Quá trình thực hiện bao gồm việc xây dựng các module như MAC, IPv4, và UDP, cùng với việc tích hợp chúng vào một hệ thống SoC hoàn chỉnh.

II. Hiện thực mạng

Phần hiện thực mạng tập trung vào việc triển khai IP Ethernet 1Gbit/s trên FPGA. Các module chính như MAC, IPv4, và UDP được thiết kế và tích hợp vào hệ thống SoC. Quá trình hiện thực bao gồm việc kiểm thử chức năng của IP Ethernet trên FPGA, đảm bảo khả năng giao tiếp với PC và truyền nhận dữ liệu ở tốc độ 1Gbit/s. Kết quả thử nghiệm cho thấy IP Ethernet hoạt động ổn định và đáp ứng được các yêu cầu đề ra.

2.1. Kiểm thử chức năng

Quá trình kiểm thử bao gồm việc xây dựng các kịch bản thử nghiệm để đánh giá hiệu năng của IP Ethernet. Các kịch bản bao gồm việc gửi và nhận các gói tin ARP, IPv4, và UDP trên FPGA. Kết quả cho thấy IP Ethernet có khả năng xử lý các gói tin một cách chính xác và đạt được tốc độ truyền dữ liệu 1Gbit/s.

2.2. Tích hợp vào hệ thống SoC

Khóa luận cũng tập trung vào việc tích hợp IP Ethernet vào một hệ thống SoC sử dụng soft processor để điều khiển và cấu hình. Quá trình tích hợp bao gồm việc xây dựng hệ thống trên Vivado và sử dụng Vitis để phát triển phần mềm điều khiển. Kết quả cho thấy hệ thống có khả năng nhận dữ liệu, tuy nhiên vẫn gặp một số khó khăn trong việc gửi dữ liệu.

III. Công nghệ Ethernet

Khóa luận nghiên cứu sâu về công nghệ Ethernet, đặc biệt là 1Gbit Ethernet và các giao thức liên quan như MII, GMII, và AXI4. Các giao thức này đóng vai trò quan trọng trong việc đảm bảo tính tương thích và hiệu quả của IP Ethernet. Công nghệ mạng được áp dụng trong khóa luận bao gồm việc xử lý các Ethernet frame, IPv4 packet, và UDP datagram, đảm bảo dữ liệu được truyền nhận một cách chính xác và an toàn.

3.1. Giao thức MII và GMII

MII và GMII là các giao diện tiêu chuẩn giữa MAC và PHY, đảm bảo tính tương thích giữa các thiết bị mạng khác nhau. GMII hỗ trợ tốc độ truyền dữ liệu lên đến 1Gbit/s, với các tín hiệu truyền và nhận được định nghĩa rõ ràng. Khóa luận sử dụng GMII để đảm bảo hiệu suất và tính ổn định của IP Ethernet.

3.2. Giao thức AXI4

AXI4 là giao thức giao tiếp giữa các module trong hệ thống SoC, đảm bảo tính linh hoạt và hiệu quả trong việc truyền dữ liệu. Khóa luận sử dụng AXI4 Stream để kết nối các module như MAC, IPv4, và UDP, đảm bảo dữ liệu được truyền nhận một cách liền mạch và hiệu quả.

IV. Ứng dụng Ethernet

Khóa luận không chỉ tập trung vào thiết kế và hiện thực IP Ethernet 1Gbit/s mà còn nghiên cứu các ứng dụng Ethernet trong thực tế. IP Ethernet được tích hợp vào hệ thống SoC, mở ra nhiều khả năng ứng dụng trong các thiết bị nhúng và hệ thống mạng tốc độ cao. Kết quả của khóa luận cho thấy tiềm năng lớn của IP Ethernet trong việc phát triển các giải pháp mạng hiện đại và hiệu quả.

4.1. Ứng dụng trong hệ thống nhúng

IP Ethernet có thể được tích hợp vào các hệ thống nhúng để cung cấp khả năng kết nối mạng tốc độ cao. Việc sử dụng FPGA và SoC giúp tối ưu hóa tài nguyên phần cứng, đồng thời đảm bảo tính linh hoạt và hiệu quả trong việc triển khai các ứng dụng mạng.

4.2. Phát triển trong tương lai

Khóa luận cũng đề xuất các hướng phát triển trong tương lai, bao gồm việc cải thiện hiệu suất của IP Ethernet và mở rộng khả năng ứng dụng trong các hệ thống mạng phức tạp hơn. Việc nghiên cứu sâu hơn về các giao thức mạng và công nghệ phần cứng sẽ giúp nâng cao hiệu quả và tính ứng dụng của IP Ethernet.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong bối cảnh công nghệ vi điện tử và hệ thống nhúng hiện đại, nhu cầu kết nối Internet trực tiếp từ các thiết bị ngoại vi, vi điều khiển và hệ thống trên chip (System-on-Chip - SoC) ngày càng gia tăng nhằm mở rộng phạm vi ứng dụng và khả năng thu thập dữ liệu. Để đáp ứng yêu cầu này mà không làm tăng chi phí phần cứng hay kích thước vật lý, các nhà sản xuất bán dẫn thường phát triển các khối chức năng đóng gói sẵn (ASIC) hoặc xây dựng các thư viện lõi IP (Intellectual Property Core) có khả năng tái sử dụng. Việc tự chủ thiết kế các khối IP truyền thông mạng đóng vai trò then chốt trong quy trình thiết kế vi mạch và hệ thống số trên nền tảng FPGA.

Mặc dù chuẩn Ethernet đã rất phổ biến, bài toán đặt ra là cần xây dựng một lõi IP Ethernet có kích thước nhỏ gọn, tối ưu hóa tài nguyên phần cứng để dễ dàng tích hợp vào các hệ thống SoC bị giới hạn về diện tích chip và dung lượng logic.

Khóa luận tốt nghiệp của tác giả Nguyễn Ngọc Hải (Trường Đại học Công nghệ Thông tin – Đại học Quốc gia TP. Hồ Chí Minh) xác định rõ các mục tiêu và nhiệm vụ nghiên cứu sau:

1. Mục tiêu tổng quát: Thiết kế và hiện thực lõi IP Ethernet 1 Gbit/s trên chip FPGA tuân thủ các tiêu chuẩn IEEE 802, thực hiện chức năng truyền và nhận gói tin mạng để giao tiếp trực tiếp với máy tính (PC).
2. Nhiệm vụ ở quá trình nhận (Rx): Nhận biết Ethernet frame từ tầng vật lý, kiểm tra tính toàn vẹn dữ liệu, trích xuất chính xác các trường thông tin và bóc tách dữ liệu theo các giao thức mạng chuẩn hóa.
3. Nhiệm vụ ở quá trình gửi (Tx): Tiếp nhận các trường thông tin và dữ liệu từ người dùng hoặc hệ thống, thực hiện các giao thức quy chuẩn quốc tế, đóng gói dữ liệu thành các khung truyền hoàn chỉnh (Ethernet frame) và chuyển xuống tầng vật lý.
4. Đối tượng và phạm vi nghiên cứu:
   • Đối tượng nghiên cứu: Kiến trúc phần cứng IP Ethernet tốc độ 1 Gbit/s, cấu trúc khung Ethernet, gói tin IPv4, bản tin phân giải địa chỉ ARP và gói dữ liệu UDP; chuẩn giao tiếp bus nội bộ AXI4-Stream và khối điều khiển truy cập bộ nhớ trực tiếp AXI DMA.
   • Phạm vi kỹ thuật: Hiện thực chế độ song công toàn phần (Full Duplex) với giao diện Gigabit Media Independent Interface (GMII) độ rộng dữ liệu 8-bit ở tần số xung nhịp 125 MHz; triển khai kiểm thử thực nghiệm trên kit phát triển FPGA Xilinx Virtex-7 (VC707) sử dụng bộ công cụ Xilinx Vivado và Vitis.

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng hệ thống phần cứng dựa trên các chuẩn kỹ thuật và mô hình phân tầng chuẩn mực trong mạng máy tính:

• Mô hình tham chiếu OSI và các tiêu chuẩn quốc tế:

  • Tầng vật lý và tầng liên kết dữ liệu (Data Link): Tiêu chuẩn IEEE 802.3, mở rộng IEEE 802.3z-1998 (1000BASE-X/GMII) quy định cấu trúc tín hiệu và chuẩn định thời ở tốc độ 1000 Mbit/s.
  • Cấu trúc khung Ethernet (Ethernet II frame) với các trường Preamble, Start Frame Delimiter (SFD), Destination MAC, Source MAC, EtherType, Payload (46–1500 bytes) và Frame Check Sequence (FCS).
  • Tầng mạng (Network): Giao thức giải quyết địa chỉ ARP theo chuẩn IETF RFC 826 và giao thức Internet phiên bản 4 (IPv4) chuẩn hóa theo MIL-STD-1777 / RFC 791.
  • Tầng giao vận (Transport): Giao thức dữ liệu người dùng UDP định nghĩa trong IETF RFC 768, lựa chọn nhờ tính chất không hướng kết nối, không yêu cầu cơ chế bắt tay phức tạp, phù hợp cho việc hiện thực hóa phần cứng tốc độ cao và tiết kiệm tài nguyên.
  • Chuẩn kết nối nội bộ AXI4 của ARM (AMBA 3.0 / AMBA 4.0): Ứng dụng chuẩn bus AXI4-Stream (AXIS) để truyền luồng dữ liệu liên tục tốc độ cao giữa các module phần cứng, và khối IP Xilinx AXI Direct Memory Access (AXI DMA) với cơ chế Scatter/Gather Engine để kết nối bộ nhớ hệ thống.

• Phương pháp nghiên cứu và thiết kế kỹ thuật:

  • Phương pháp thiết kế số mức chuyển thanh ghi (RTL): Phân rã kiến trúc mạng thành các module chức năng độc lập (MAC, IPv4, ARP, UDP, Arbiter).
  • Phương pháp máy trạng thái hữu hạn (Finite State Machine - FSM): Sử dụng các FSM chuyên biệt để điều khiển quá trình quét, nhận dạng, bóc tách và đóng gói các trường header của từng giao thức mạng theo từng chu kỳ xung nhịp.
  • Mô hình hóa toán học cho kiểm tra dư thừa: Triển khai thuật toán mã kiểm tra khối CRC-32 (Cyclic Redundancy Check) cho trường FCS sử dụng thanh ghi dịch phản hồi tuyến tính cấu trúc Galois (Galois LFSR) với đa thức sinh chuẩn 0x04C11DB7.
  • Phương pháp phân xử luồng dữ liệu (Arbiter): Sử dụng thuật toán phân xử dựa trên mức ưu tiên cố định (Priority Arbitration) để điều phối truy cập đường truyền giữa các giao thức.
  • Phương pháp thực nghiệm phần cứng: Tổng hợp, đặt vị trí và đi dây (Place & Route) trên phần mềm Vivado; nạp bitstream lên kit FPGA VC707; sử dụng máy tính chạy các phần mềm chuyên dụng (Wireshark để phân tích bắt gói tin mạng, Netcat để truyền nhận dữ liệu UDP, Realterm để giám sát giao tiếp UART từ hệ thống SoC).

Tầng OSI	Giao thức / Tiêu chuẩn áp dụng	Đơn vị dữ liệu (PDU)	Giao diện phần cứng / Bus tương ứng
Transport	UDP (RFC 768)	Datagram	AXI4-Stream (AXIS) Master / Slave
Network	IPv4 (RFC 791), ARP (RFC 826)	Packet	Giao tiếp nội bộ Module IPv4 / ARP
Data Link	Media Access Control (MAC - IEEE 802.3)	Frame	Giao tiếp MAC Rx / MAC Tx qua LFSR
Physical	IEEE 802.3z-1998 (1000BASE-X)	Bit / Byte stream	Giao diện GMII (125 MHz, bus 8-bit)

Thiết kế và triển khai hệ thống kỹ thuật

Lõi IP Ethernet 1 Gbit/s được tổ chức thành cấu trúc module phân tầng rõ ràng, đảm bảo khả năng xử lý song song và độ trễ thấp trên nền tảng phần cứng FPGA.

1. Kiến trúc phân khối chức năng của Ethernet IP Core

• Giao diện GMII (Gigabit Media Independent Interface): Đảm nhận truyền nhận dữ liệu trực tiếp với chip PHY ngoài ở tần số 125 MHz. Phía nhận (Rx) bao gồm các tín hiệu RXCLK, RXD[7:0], RXDV (báo dữ liệu hợp lệ) và RXER (báo lỗi). Phía truyền (Tx) bao gồm các tín hiệu GTXCLK (125 MHz do FPGA cấp), TXD[7:0], TXEN và TXER.
• Khối điều khiển truy cập phương tiện (Module MAC):
  • MAC Rx: FSM kiểm tra liên tục dữ liệu 8-bit từ GMII. Khi phát hiện chuỗi đồng bộ 7 byte Preamble (0x55) và 1 byte SFD (0xD5), FSM chuyển từ trạng thái IDLE sang PAYLOAD. Trong lúc nhận, khối Galois LFSR tính toán giá trị CRC-32 song song. Khi kết thúc frame, giá trị tính toán được so sánh với 4 byte trường FCS nhận được; nếu không trùng khớp, gói tin sẽ bị hủy.
  • MAC Tx: Tiếp nhận dữ liệu từ tầng Network qua giao diện AXI4-Stream, FSM tự động tạo chuỗi 7 byte 0x55 và 1 byte 0xD5, chèn địa chỉ MAC nguồn/đích, chèn trường EtherType, thêm dữ liệu đệm (Padding) nếu Payload nhỏ hơn 46 byte (nhằm đảm bảo chiều dài khung tối thiểu theo chuẩn IEEE 802.3) và đính kèm 4 byte FCS tính từ Galois LFSR.
• Khối mạng và phân giải địa chỉ (Module IPv4 và ARP):
  • IPv4 Rx/Tx: Bóc tách và xử lý Header IPv4 (kiểm tra Version = 4, IHL, Total Length, Protocol). Module thực hiện tính toán và kiểm tra trường Header Checksum (16-bit) để xác thực tính toàn vẹn của phần Header.
  • Khối ARP và ARP Cache: Tự động xử lý các bản tin ARP request và reply. ARP Cache được thiết kế dưới dạng cấu trúc bảng băm (Hash Table) nhằm ánh xạ nhanh giữa địa chỉ IP và địa chỉ MAC vật lý. Khi nhận được frame, nếu chưa có địa chỉ MAC tương ứng trong bảng, khối ARP Tx sẽ tạo gói tin ARP request phát quảng bá để truy vấn.
• Khối giao vận (Module UDP):
  • Tiếp nhận và tạo các UDP Datagram, quản lý Source Port, Destination Port và trường chiều dài Length (tối thiểu 8 bytes).
  • Tích hợp bộ đệm FIFO để đồng bộ dữ liệu với bus AXI4-Stream và thực hiện tính toán trường UDP Checksum dựa trên độ dài dữ liệu và cấu hình cổng.
• Khối phân xử luồng (Arbiter): Điều phối dữ liệu đa luồng qua cơ chế gán quyền ưu tiên cố định theo bảng thiết kế:

Tầng phân xử	Giao thức đầu vào	Giao thức đầu ra	Giao thức được ưu tiên mức cao
Transport — Network	UDP, Giao thức khác (ví dụ: ICMP)	IPv4	UDP
Network — Data Link	ARP, IPv4	Ethernet	ARP

2. Giao diện bus AXI4-Stream và tích hợp hệ thống SoC

Để giao tiếp chuẩn hóa với các khối IP khác, IP Ethernet sử dụng chuẩn AXI4-Stream với 4 tín hiệu chính:

• Data [7:0]: Đường truyền dữ liệu 8-bit.
• Valid: Tín hiệu từ Master chỉ báo dữ liệu trên bus là hợp lệ.
• Ready: Tín hiệu phản hồi từ Slave cho biết sẵn sàng nhận dữ liệu.
• Last: Tín hiệu báo hiệu byte dữ liệu cuối cùng kết thúc một gói tin (packet).

Trong thiết kế mở rộng trên phần mềm Vivado, lõi IP Ethernet được tích hợp vào một hệ thống SoC hoàn chỉnh gồm: một bộ vi xử lý nhúng dạng mềm (Soft Processor), khối điều khiển giao diện bộ nhớ MIG (Memory Interface Generator) giao tiếp với DDR SDRAM, và khối Xilinx AXI DMA. Khối AXI DMA sử dụng kênh S2MM (Scatter to Memory Mapped) để chuyển dữ liệu nhận được từ Ethernet IP vào bộ nhớ RAM và kênh MM2S (Memory Mapped to Scatter) để đọc dữ liệu từ RAM đẩy ra Ethernet IP, thông qua điều khiển từ phần mềm chạy trên Vitis.

Nội dung chính theo từng chương

Chương 1: Lý do chọn đề tài, mục tiêu và phương pháp thực hiện

Chương mở đầu trình bày tính cấp thiết của việc phát triển các lõi IP truyền thông tái sử dụng cho hệ thống nhúng và SoC. Tác giả xác định mục tiêu thiết kế lõi IP Ethernet 1 Gbps chạy trên FPGA, hỗ trợ truyền nhận dữ liệu qua giao thức UDP/IPv4/ARP. Phương pháp luận bao gồm việc nghiên cứu tiêu chuẩn IEEE 802.3, thiết kế logic số trên phần mềm Vivado, ứng dụng bus AXI4-Stream, và kiểm nghiệm phần cứng thực tế trên kit FPGA Xilinx Virtex-7 (VC707).

Chương 2: Tổng quan về Ethernet

Chương 2 cung cấp cơ sở lý thuyết chi tiết về:

• Mô hình tham chiếu 7 tầng OSI và phạm vi hiện thực của IP Ethernet (từ tầng Physical thông qua GMII đến tầng Transport qua UDP).
• Cấu trúc tầng MAC, các loại địa chỉ MAC 48-bit (Unicast, Multicast, Broadcast).
• Các biến thể của giao diện MII (RMII, GMII, RGMII, SGMII, XGMII), trong đó phân tích chi tiết chuẩn định thời GMII hoạt động ở tần số 125 MHz với đường truyền dữ liệu 8-bit.
• Định dạng chi tiết các đơn vị dữ liệu: Frame Ethernet II (Header, Payload 46–1500 bytes, FCS 32-bit), gói tin ARP (HTYPE, PTYPE, HLEN, PLEN, OPER, SHA, SPA, THA, TPA), gói tin IPv4 (Version, IHL, Total Length, Flags, Fragment Offset, Header Checksum, Source/Dest IP), và UDP datagram (Source/Dest Port, Length, Checksum).
• Giao thức bus AMBA AXI4, tập trung vào AXI4-Stream (bắt tay giữa Master và Slave qua tín hiệu valid/ready), và nguyên lý hoạt động của khối Xilinx AXI DMA (Scatter/Gather Engine, các kênh chuyển đổi S2MM, MM2S, tín hiệu điều khiển M_AXI_SG).

Chương 3: Thiết kế Ethernet IP Core

Chương 3 tập trung mô tả chi tiết kiến trúc phần cứng của lõi IP Ethernet 1 Gbit/s:

• Sơ đồ khối tổng thể, quy định xung nhịp hoạt động 125 MHz theo chuẩn IEEE 802.3z-1998.
• Thiết kế module MAC: Máy trạng thái FSM nhận (MAC Rx) phát hiện SFD 0xD5 và FSM truyền (MAC Tx) ghép Header, chèn Padding và tính toán FCS.
• Thiết kế bộ tính CRC-32 bằng thanh ghi dịch Galois LFSR với đa thức 0x04C11DB7.
• Thiết kế module IPv4 Rx/Tx, cơ chế bóc tách/đóng gói trường thông tin và tính toán Header Checksum.
• Thiết kế module ARP, xây dựng bảng nhớ đệm ARP Cache theo cấu trúc bảng băm (Hash table) để tra cứu nhanh cặp địa chỉ IP-MAC.
• Thiết kế module UDP Rx/Tx kết hợp bộ đệm FIFO và giao diện AXI4-Stream.
• Thiết kế hai khối Arbiter phân xử mức ưu tiên tại tầng Transport–Network (ưu tiên UDP) và tầng Network–Data Link (ưu tiên ARP).

Chương 4: Hiện thực trên phần cứng

Chương 4 mô tả quá trình triển khai và đánh giá thực nghiệm:

• Xây dựng mô hình kiểm thử độc lập cho IP Ethernet 1 Gbit/s trên board mạch FPGA Xilinx Virtex-7 VC707 thông qua cổng GMII kết nối trực tiếp với cổng mạng máy tính.
• Kịch bản thử nghiệm: Cấu hình địa chỉ IPv4 tĩnh trên PC; gửi lệnh ARP request từ PC và xác nhận IP Ethernet phản hồi ARP reply chính xác; thiết lập kết nối truyền/nhận các gói tin UDP bằng công cụ Netcat; sử dụng phần mềm Wireshark để bắt và kiểm tra cấu trúc các gói tin UDP/IPv4/Ethernet.
• Tích hợp IP Ethernet vào hệ thống SoC hoàn chỉnh trên Vivado sử dụng bộ xử lý mềm (Soft Processor), kết nối bộ nhớ DDR qua IP MIG và truyền dữ liệu qua AXI DMA.
• Viết chương trình điều khiển trên phần mềm Vitis, quan sát chuỗi dữ liệu truyền nhận qua giao tiếp UART bằng phần mềm Realterm.
• Tổng kết tài nguyên phần cứng tiêu thụ trên kit VC707 sau khi tổng hợp và đóng gói.
• Nêu rõ các khó khăn kỹ thuật phát sinh và định hướng hoàn thiện đề tài.

Kết quả và đóng góp

1. Kết quả thực nghiệm chính

Khóa luận đã hiện thực thành công lõi IP Ethernet 1 Gbit/s trên kit phát triển FPGA Xilinx Virtex-7 (VC707) và đạt được các kết quả cụ thể sau:

• Khả năng hoạt động và tốc độ: Lõi IP hoạt động ổn định ở xung nhịp 125 MHz qua giao tiếp GMII 8-bit, đáp ứng chuẩn băng thông đường truyền 1 Gbit/s.
• Khả năng tương thích giao thức mạng:
  • Khối MAC nhận diện chính xác Preamble/SFD, đóng gói khung chuẩn và tính toán CRC-32/FCS chính xác bằng Galois LFSR.
  • Xử lý hoàn chỉnh giao thức ARP: Nhận diện gói tin có EtherType 0x0806, phản hồi ARP reply khi có ARP request từ PC, lưu trữ bảng tra cứu IP-MAC vào ARP Cache.
  • Xử lý chính xác gói tin IPv4 (EtherType 0x0800), kiểm tra Header Checksum và định tuyến dữ liệu.
  • Truyền nhận dữ liệu UDP datagram thành công với PC thông qua công cụ Netcat, toàn bộ các gói tin được phần mềm Wireshark bắt và xác nhận tính toàn vẹn.
• Tích hợp SoC: Đã xây dựng thành công kiến trúc phần cứng tích hợp IP Ethernet với vi xử lý mềm (Soft processor) và bộ điều khiển AXI DMA trên Vivado. Hệ thống đã hoàn thành việc tiếp nhận dữ liệu từ mạng chuyển vào bộ nhớ thông qua kênh DMA S2MM và hiển thị kết quả kiểm tra lên phần mềm Realterm.

2. Đóng góp của đề tài

• Xây dựng thành công một thiết kế lõi IP Ethernet 1 Gbit/s hoàn chỉnh từ mức RTL, có cấu trúc module hóa cao, giao tiếp chuẩn AXI4-Stream giúp dễ dàng tái sử dụng và tích hợp vào các thiết kế SoC trên FPGA của Xilinx.
• Cung cấp giải pháp phần cứng gọn nhẹ cho việc truyền nhận dữ liệu mạng tốc độ cao sử dụng giao thức UDP, giúp giải phóng tải xử lý giao thức mạng cho các vi xử lý trong các ứng dụng nhúng thời gian thực.

Hạn chế và hướng nghiên cứu tiếp

1. Hạn chế

• Giới hạn chế độ truyền thông: Hệ thống chỉ hiện thực chế độ Full Duplex, không hỗ trợ cơ chế giải quyết xung đột đường truyền CSMA/CD trong chế độ Half Duplex (chức năng truyền lại gói tin khi xảy ra xung đột của MAC không được kích hoạt).
• Giới hạn giao thức hỗ trợ: Đề tài chỉ tập trung vào UDP và ARP, chưa hiện thực giao thức hướng kết nối TCP cũng như các giao thức hỗ trợ điều khiển như ICMP (ping) hay cấu hình động DHCP.
• Hạn chế trong tích hợp SoC: Quá trình gửi dữ liệu từ vi xử lý mềm thông qua kênh DMA MM2S xuống lõi IP Ethernet trên hệ thống SoC còn gặp trục trặc kỹ thuật, chưa đạt được độ ổn định hoàn chỉnh như chiều nhận dữ liệu.

2. Hướng phát triển tiếp theo

• Khắc phục triệt để lỗi đường truyền phát dữ liệu (Tx) trong hệ thống SoC kết nối qua AXI DMA.
• Mở rộng hỗ trợ thêm các giao thức mạng quan trọng khác bao gồm ICMP (Internet Control Message Protocol), DHCP và tiến tới hiện thực giao thức TCP.
• Tối ưu hóa việc sử dụng tài nguyên phần cứng (LUT, FF, BRAM) nhằm cho phép triển khai IP trên các dòng chip FPGA có quy mô nhỏ hơn.

Giá trị tham khảo

Khóa luận là tài liệu tham khảo kỹ thuật hữu ích cho sinh viên, học viên cao học và kỹ sư chuyên ngành Kỹ thuật Máy tính, Điện tử - Viễn thông và Thiết kế Vi mạch / FPGA:

• Tham khảo thiết kế RTL cho giao tiếp mạng: Cung cấp mô hình máy trạng thái (FSM) chi tiết cho việc thu phát và bóc tách khung truyền Ethernet GMII, phương pháp hiện thực thuật toán CRC-32 trên phần cứng bằng thanh ghi dịch Galois LFSR với đa thức 0x04C11DB7.
• Tham khảo thiết kế hệ thống trên chip (SoC): Là tài liệu mẫu về cách kết nối các khối IP tự thiết kế với các IP chuẩn của Xilinx (AXI DMA, MIG DDR Controller, Soft Processor) thông qua chuẩn giao tiếp AXI4-Stream và AXI4-Lite trên phần mềm Vivado và Vitis.
• Quy trình kiểm thử phần cứng: Cung cấp phương pháp thực nghiệm kết nối giữa FPGA và PC sử dụng các công cụ phần mềm mạng thông dụng (Wireshark, Netcat, Realterm).

Câu hỏi thường gặp

1. Khóa luận sử dụng giao diện phần cứng nào để kết nối giữa tầng MAC và tầng vật lý (PHY), và tần số xung nhịp hoạt động là bao nhiêu?
Khóa luận sử dụng giao diện Gigabit Media Independent Interface (GMII) với độ rộng bus dữ liệu là 8-bit, hoạt động ở tần số xung nhịp 125 MHz theo chuẩn IEEE 802.3z-1998 để đạt được tốc độ truyền dữ liệu 1000 Mbit/s (1 Gbit/s).

2. Thuật toán kiểm tra lỗi FCS trong module MAC được hiện thực bằng cơ chế phần cứng nào và sử dụng đa thức gì?
Thuật toán kiểm tra lỗi FCS (Frame Check Sequence) sử dụng mã kiểm tra dư thừa CRC-32, được hiện thực bằng thanh ghi dịch phản hồi tuyến tính cấu trúc Galois (Galois LFSR) với đa thức khởi tạo theo tiêu chuẩn quy định là 0x04C11DB7.

3. Khối Arbiter trong thiết kế xử lý mức độ ưu tiên giữa các giao thức như thế nào?
Hệ thống sử dụng hai khối Arbiter phân xử theo mức ưu tiên cố định:

• Tại tầng Transport — Network: Giữa giao thức UDP và các giao thức khác (như ICMP), luồng dữ liệu của giao thức UDP được ưu tiên mức cao.
• Tại tầng Network — Data Link: Giữa gói tin ARP và gói tin IPv4, bản tin ARP được ưu tiên mức cao hơn khi đưa vào đóng gói khung Ethernet.

4. Thiết kế phần cứng IP Ethernet giao tiếp với các module khác trong hệ thống SoC thông qua chuẩn bus nào?
IP Ethernet giao tiếp truyền nhận luồng dữ liệu (streaming data) với các khối IP khác thông qua chuẩn bus AXI4-Stream (AXIS) 8-bit với các tín hiệu điều khiển Data, Valid, Ready, và Last. Khi tích hợp vào hệ thống SoC, IP kết nối với bộ vi xử lý và bộ nhớ RAM thông qua khối Xilinx AXI DMA (chế độ Scatter/Gather với các kênh S2MM và MM2S).

5. Trong quá trình thử nghiệm tích hợp IP vào hệ thống SoC, tác giả đã đạt được kết quả gì và gặp phải trở ngại nào?
Hệ thống SoC sử dụng soft processor và AXI DMA cơ bản đã hoàn thành việc tiếp nhận dữ liệu từ IP Ethernet vào bộ nhớ và quan sát được qua cổng UART; tuy nhiên, chiều gửi dữ liệu từ vi xử lý xuống IP Ethernet thông qua kênh DMA phát vẫn gặp một số khó khăn và chưa hoàn thiện đầy đủ.

Kết luận

Khóa luận tốt nghiệp của tác giả Nguyễn Ngọc Hải đã thiết kế và hiện thực thành công lõi IP Ethernet 1 Gbit/s trên chip FPGA Xilinx Virtex-7 (VC707) tuân thủ tiêu chuẩn IEEE 802.3. Thiết kế đáp ứng đầy đủ khả năng bóc tách, đóng gói khung Ethernet, phân giải địa chỉ qua ARP và truyền nhận dữ liệu UDP ở tốc độ 125 MHz thông qua giao tiếp GMII và chuẩn bus AXI4-Stream. Mặc dù chiều gửi dữ liệu trong mô hình tích hợp SoC qua AXI DMA còn tồn tại hạn chế cần hoàn thiện, đề tài đã mang lại một giải pháp phần cứng IP mạng tái sử dụng hiệu quả, có giá trị ứng dụng cao cho các hệ thống nhúng và thiết kế vi mạch chuyên dụng.

Trích đoạn nội dung tài liệu

phần mở đầu, phần đệm trước khi đưa dữ liệu xử lý ở giao thức cao hơn. Địa chi MAC Địa chi MAC là một day số có độ rộng 48 bit của phần cứng máy tính, được nhà sản xuất thiết lập có định lên card mạng. Địa chi MAC có thể hiéu như là địa chỉ vật lý của thiết bị mạng đó, muốn gửi dữ liệu đến thiết bị thì phải biết địa MAC của thiết bị đó. Địa chi MAC bao gồm 6 byte, được biểu diễn bằng 6 cặp chữ số và được ngăn cách bởi dấu hai chấm.

Địa chỉ Mac có 3 loại: Unicast, Broadcast, Multicast. e Unicast: Dia chi Unicast MAC được sử dụng cho máy nguồn, là địa chỉ mà nó chỉ được gửi đến một thiết bị mạng cụ thể. Nếu LSB của byte đầu tiên của một địa chỉ MAC có gia trị là 0, thì địa chi MAC nay chỉ tiếp cận một card mạng nhận. © Multicast: Địa chi Multicast dùng để gửi dữ liệu đến nhóm thiết bị.

Đối với địa chỉ Multicast ở tầng Data link, LSB của byte đầu tiên của một địa chỉ MAC có giá trị 1. Vi du, IEEE sẽ cung cấp các địa chỉ 01-80-C2-xx-xx-xx (01-80-C2-00-00-00 đến 01-80-C2-FF-FF-FF) cho các địa chỉ của các nhóm thiết bị để kết nối với nhau. e_ Broadcast: Địa chi Broadcast có tất cả các bit đều mang giá trị 1 (FF-FF-FF- FF-FF-FF). Các frame có địa chi MAC là FF-FF-FF-FF-FF-FF sẽ được kết nỗi với mọi máy tính thuộc mang LAN đó.

Media Independent Interface 2. Tổng quan về Media Independent Interface (MII) Media-independent interface (MII) được định nghĩa là một giao diện tiêu chuẩn dé kết nối khối MAC thuộc tang datalink tới tầng vat lý của mô hình OSI. Media independent ở đây có nghĩa là các loại thiết bị PHY khác nhau, với các loại kết nối khác nhau (ví dụ như cáp xoắn, cáp đồng trục, cáp quang,.), đều có thể dựa vào chuẩn đã được quy định trước mà kết nối tới MAC mà không phải thay đồi thiết kế. Do đó, bat kỳ khối MAC nào cũng có thé kết nói được tới một PHY bat kỳ.

Dữ liệu được chạy ở tốc độ 25 MHz dé dat được thông lượng 100 Mbit/s. Thiết kế MII ban đầu đã được mở rộng để hỗ trợ giảm tín hiệu và tăng tốc độ. Một số phiên bản được phát triển của Ethernet được liệt kê trong Bảng 2.2: Các phiên bản của MII và tốc độ tương thích Tên biến thé Tốc độ Reduced media-independent interface (RMII) 100Mbit/s Gigabit media-independent interface (GMII) 1000Mbis/s Reduced gigabit media-independent interface (RGMII) 1000MbiUs Serial media-independent interface (SMII) Serial gigabit media-independent interface (serial GMII, SGMII) | 1000Mbit/s High serial gigabit media-independent interface (HSGMII) 2.5Gbit/s Quad serial gigabit media-independent interface (QSGMII) SGbit/s 10-gigabit media-independent interface (XGMII) 10Gbit/s 2. Gigabit Media Independent Interface (GMI) Vi khóa luận này thiết kế một IP Ethernet chuẩn 1 Gbit/s nên sẽ lựa chon phiên bản GMII dé tham khảo quy định các tín hiệu và tốc độ truyền nhận trên module MII.

The Gigabit media-independent Interface (GMII) là một giao diện giữa lớp con MAC và tầng Physical (Hình 2. Interface này hoạt động ở tốc độ lên đến 1000 Mbit/s, được triển khai bằng giao diện dữ liệu có tốc độ 125 MHz với các đường dữ liệu 8 bit riêng biệt để nhận và truyền, và tương thích ngược với đặc điểm kỹ thuật MII và có thé hoạt động ở tốc độ dự phòng 10 hoặc 100 Mbit/s. [5] GMII lần đầu tiên được định nghĩa cho 1000BASE-X trong IEEE 802.3z-1998 và sau đó được kết hợp vào IEEE 802. Các tín hiệu truyền được mô tả trong Bảng 2.3: Các tín hiệu truyền với GMII [5] Tên tínhiệu | Mô tả GTXCLK Tín hiệu Clock cho gigabit TX (125Mhz) TXD[7:0] Dữ liệu truyền TXEN Tín hiệu cho phép truyền TXER Tín hiệu lỗi (sử dụng dé dé cố ý làm hỏng gói dit liệu nếu cần ) Các tín hiệu nhận được mô tả trong Bảng 2.4: Các tín hiệu nhận với GMII [Š] Tên tínhiệu | Mô tả RXCLK Tín hiệu Clock nhận dữ liệu RXD[7:0] Dữ liệu nhận RXDV Xác nhận dữ liệu hợp lệ RXER Tín hiệu báo dữ liệu lỗi gmii_rx_ clk | gmii_‹_ dv gmii_rxd x xén5 D1 )< KX D2XD3 )xÉn0è< D6 << D6 D7 Dạ XDI x gmii_r_er [I Tin hiệu nhận lỗi, Bỏ Z qua dữ liệu này trong Payload Hình 2.3: Sơ đồ định thời của GMII Rx gmii_tx clk | omit | gmibd ¢ x end D1 X02 XD3 KX D4 D6 X DEX D7 KDB XDIX x —»> gmii_t_er Hình 2.4: So đồ định thời của GMII Tx 2.

Frame 10 Dữ liệu từ tầng cao nhất trong mô hình mạng được gói gọn trong tầng tiếp theo, sau đó dữ liệu tầng này tiếp tục được gói gọn trong tầng tiếp theo, việc đóng gói này xảy ra ở mỗi cấp độ của giao thức. Quá trình đóng gói trong phạm vi khóa luận nay có thé dễ dàng hiểu được khi nhìn vào Hình 2. Việc đóng gói dữ liệu cung cấp tính trừu tượng cho các giao thức, giao thức cao nhất sẽ gửi dữ liệu xuống các lớp khác. Dữ liệu bắt đầu đóng gói cho đến khi chúng đến lớp cuối cùng và dữ liệu được truyền đi.

Điều này đơn giản hóa việc giao tiếp và tương tác giữa các lớp. Ethernet frame 6 bytes 6 bytes 2 bytes 46 to 1500 bytes 4 bytes MAG DST MAC LENGTH SRC TYPE/ DAT | (CRC) | FCS Hình 2.6: Cấu trúc một frame Ethernet [3] Một frame Ethernet điển hình bao gồm hai phần chính: phần Header và phần Payload. Kích thước tối đa của phần Payload là 1500 byte; nhưng trong một số biến thé tốc độ cao của giao thức, hỗ trợ khả năng gửi các frame khổng 16 tăng giới hạn lên tới 9000 byte. [3] Các phần chính của frame Ethernet có thể được nhìn thấy trong Hình 2.6, em tiến hành giải thích từng trường thông tin: e Preamble and Start frame delimiter (SFD): Một gói Ethernet bắt dau bằng 7 byte Preamble và 1 byte Start Frame Dilimiter (SDF).

Phần mở dau (Preamble) bao gồm 56-bit xem kẽ các bit 0 và 1, cho phép dễ dàng đồng bộ giữa tín hiệu của hệ thống nhận dữ liệu với tốc độ nhận dir liệu từ bên gửi. Theo sau đó là 1 byte SDF có giá trị 0xD5 để đồng hóa mức byte và đánh dấu một frame mới đến. Các thiết bị truyền nhận dir liệu tốc độ theo chuẩn Gigabit Ethernet sử dụng bus GMII, là giao diện rộng có độ rộng 8 bit, do đó, chuỗi 11 Preamble mở dau và theo sau bởi SED sẽ là 0x55 0x55 0x55 0x55 0x55 0x55 0x55 0xD§ (theo byte). e Destination MAC address : Trường Destination Address theo sau trường Preamble.

Mỗi giao diện Ethernet được gán một địa chỉ 48 bit duy nhất, được gọi là địa chỉ phần cứng hoặc địa chỉ vật lý của giao diện. Trường địa chỉ đích nay chứa 48 bit địa chi Ethernet tương ứng với địa chỉ giao diện của trạm mà khung được gửi đi, ngoài ra địa chỉ này còn có thé là dia chi multicast hoặc broadcast. M6t giao dién Ethernet doc moi khung trong qua trinh nhan va thong qua it nhất trường địa chỉ đích. Nếu địa chỉ đích không không khớp với địa chỉ giao diện của một tram nào đó và cũng không khớp với địa chỉ multicast hoặc broadcast, thì nó sẽ được phép bỏ qua dữ liệu của khung này.

Dưới đây là hai tiêu chuan triển khai địa chi bit. e Source MAC address : Trường tiếp theo trong khung là Source Address (dia chỉ nguồn). Day là dia chỉ thực của thiết bị đã gửi khung. Địa chỉ nguồn không được sử dụng theo bat kỳ cách thức nào bởi giao thức Ethernet MAC, mặc dù nó phải luôn là địa chỉ unicast của thiết bị gửi khung.

Nó được cung cấp đề sử dụng các giao thức mạng cấp cao hơn và hỗ trợ khắc phục sự cố. Nó cũng được sử dụng bởi các bộ chuyền mạch để xây dựng một bảng liên kết các địa chỉ nguồn VỚI Các cổng chuyển mạch. Một trạm Ethernet sử dung dia chỉ vat lý của nó làm địa chỉ nguồn trong bat kỳ khung nào mà nó truyền đi. e EtherType: Trường thông tin này có thể đại diện cho hai thứ khác nhau: Đối với các giá trị lớn hơn 1536, nó cho biết giao thức lớp trên (tang Network) được đóng gói trong phần Payload.

Ví dụ: giao thức Ipv4 là 0x0800 trong trường Ethertype và giao thức ARP là 0x0806. Các khung Ethernet II sử dụng trường theo cách này. 12 Đối với các giá trị từ 0 đến 1500, nó biểu thị độ dài của tải trọng theo byte. e Payload Kích thướng tối thiểu của trường Payload là 42 byte khi trường tag 802.1Q được sử dụng và 46 byte nếu không sử dụng trường IEEE 802.

Nếu trọng tải ngắn hơn thì bắt buộc phải gắn phần đệm vào nhằm đảm bảo kích thước tối thiểu. Và kích thước tối đa của trường Payload là 1500 byte. e FCS Trường cuối cùng trong cả khung là trường trình tự kiểm tra khung (FCS - frame check sequence), còn được gọi là kiểm tra dự phòng theo chu kỳ (CRC - cyclic redundancy check). Trường 32 bit này chứa một giá trị được sử dụng dé kiểm tra tính toàn vẹn của các bit khác nhau trong các trường khung (không bao gồm phần mở đầu/SFD).

Giá trị này được tính bằng CRC, một đa thức được tính bằng cách sử dụng nội dung của trường đích, nguôn, kiểu (hoặc độ dài) và dữ liệu. Khi khung được tạo bởi trạm truyền, giá trị CRC đồng thời được tính toán. 32 bit của giá trị CRC là kết quả của phép tính này được đặt trong trường FCS khi khung được gửi đi. Hệ số x31 của da thức CRC được gửi dưới dạng bit đầu tiên của trường và hệ số x0 là bit cuối cùng.

CRC được tính toán lại bởi giao diện trong trạm nhận khi khung được đọc vào. Kết quả của phép tính thứ hai này được so sánh với giá trị được gửi trong trường FCS bởi trạm gốc. Nếu hai giá trị giống hệt nhau, thì trạm nhận được cung cấp mức độ đảm bảo cao rằng không có lỗi nào xảy ra trong quá trình truyền qua kênh Ethernet. Nếu các giá trị không giống nhau, thì giao diện có thể loại bỏ khung và tăng bộ đếm lỗi khung.

ARP packet Giao thức phân giải địa chi (ARP - Address Resolution Protocol) là một giao thức được sử dụng trong truyền thông để khám phá địa chỉ lớp liên kết của thiết bị được liên kết với địa chỉ lớp mạng đã cho. Giao thức này được định nghĩa trong IETF RFC 826. [9] 13 Trong trường hợp làm việc với Ipv4 qua Ethernet, giao thức ARP sẽ tìm địa chỉ MAC của một hệ thống cụ thể với mà địa chỉ IP tương ứng mà nó đã nhận được. Giao thức ARP là một giao thức rất quan trọng trong bộ giao thức Internet, vì Ipv4 cần giao thức đó đề có thé truyền thông điệp một cách chính xác.

Cấu trúc các trường thông tin của một ARP Packet được mô tả trong Hình 2.