Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc Superscalar hỗ trợ 4-Way Set Associative Cache và Branch Prediction trên FPGA

• Tác giả: Trần Tuấn Khanh
• Người hướng dẫn: Th.S Phạm Thanh Hùng
• Trường học: Đại học Công nghệ Thông tin - Đại học Quốc gia Thành phố Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM kiến trúc Superscalar với 4-Way Set Associative Cache và Branch Prediction trên FPGA
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2023
• Địa điểm: Thành phố Hồ Chí Minh

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: GIỚI THIỆU ĐỀ TÀI
• 1.1. Tổng quan đề tài
• 1.2. Mục tiêu đề tài
• 1.3. Giới hạn đề tài
• 2. CHƯƠNG 2: SƠ LƯỢC VỀ KIẾN TRÚC TẬP LỆNH RISC-V
• 2.1. Tổng quát RISC-V
• 2.2. Các tập lệnh cơ sở và mở rộng của RISC-V
• 2.3. Kiến trúc tập lệnh cơ sở
• 2.4. Các tập lệnh và tập thanh ghi được sử dụng trong hệ thống
• 3. CHƯƠNG 3: THIẾT KẾ VI XỬ LÝ RISC-V
• 3.1. Mô tả tổng quan hệ thống
• 3.2. Mô tả thiết kế hệ thống
• 3.2.1. Khối Instruction Memory
• 3.2.2. Khối Hazard Detection
• 3.2.3. Khối Forwarding Unit
• 3.2.4. Khối Data Memory
• 3.2.5. Khối Cache_2port
• 3.3. Mô phỏng và đánh giá thiết kế
• 3.3.1. Thiết kế mô hình kiểm thử
• 3.3.2. Mô phỏng khối nhân
• 3.3.3. Mô phỏng khối chia
• 3.3.4. Mô phỏng tập lệnh
• 3.3.4.1. Tập lệnh cơ bản của RISC-V 64IM
• 4. CHƯƠNG 4: TẬP LỆNH HAZARD VÀ ĐÁNH GIÁ
• 4.1. Tập lệnh hazard
• 4.2. Tập lệnh phản hồi
• 4.3. Test lệnh nhảy không điều kiện
• 4.4. Test lệnh nhảy có điều kiện
• 4.5. Tính độ chính xác của khối Branch Prediction dự đoán lệnh nhảy có điều kiện
• 4.6. Kết quả tổng hợp, thực thi và đánh giá thiết kế
• 5. CHƯƠNG 5: THIẾT KẾ BLOCK DESIGN TRÊN VIVADO VỚI GIAO THỨC AXI4
• 5.1. Tổng quan giao thức AXI4
• 5.2. Kiến trúc khối thiết kế tổng quan giao tiếp qua AXI
• 5.3. Thiết kế trên Vivado
• 5.4. Các IP của Xilinx dùng trong thiết kế Block Design
• 5.4.1. IP Microblaze giao tiếp với local memory
• 5.4.2. IP AXI Uart Lite
• 6. CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 6.1. Kết luận
• 6.2. Hướng phát triển
• PHỤ LỤC II: CÁC BƯỚC GENERATE BITSTREAM
• TÀI LIỆU THAM KHẢO

I. Thiết kế vi xử lý RISC V RV64IM

Thiết kế vi xử lý RISC-V RV64IM là trọng tâm của khóa luận, tập trung vào việc xây dựng một bộ xử lý 64-bit dựa trên kiến trúc RISC-V. Bộ xử lý này hỗ trợ các lệnh cơ bản của RV64I và các lệnh nhân chia từ RV64M. Kiến trúc Superscalar được áp dụng để tăng hiệu suất bằng cách thực hiện nhiều lệnh đồng thời. Bộ xử lý được thiết kế với pipeline 5 tầng, 32 thanh ghi 64-bit, và tích hợp các khối xử lý số học (ALU) để xử lý các phép toán số nguyên.

1.1. Kiến trúc Superscalar

Kiến trúc Superscalar cho phép bộ xử lý thực hiện nhiều lệnh trong một chu kỳ đồng hồ bằng cách sử dụng nhiều đơn vị xử lý độc lập. Điều này giúp tăng hiệu suất tổng thể của hệ thống. Bộ xử lý được thiết kế với hai khối ALU để xử lý các lệnh số học và một khối nhân/chia để thực hiện các phép toán phức tạp hơn.

1.2. Tối ưu hóa bộ nhớ

4-Way Set Associative Cache được tích hợp để giảm thời gian truy xuất dữ liệu từ bộ nhớ chính. Cache này sử dụng giải thuật FIFO để quản lý bộ nhớ, giúp cải thiện hiệu suất truy cập dữ liệu. Bộ nhớ đệm có dung lượng 512 bytes, đủ để hỗ trợ các ứng dụng nhúng và hệ thống nhỏ gọn.

II. Branch Prediction và hiệu suất

Branch Prediction là kỹ thuật quan trọng được áp dụng để dự đoán các lệnh nhánh, giúp giảm thời gian chờ đợi và tăng hiệu suất xử lý. Khóa luận sử dụng Two-level adaptive predictor để dự đoán các lệnh nhánh với độ chính xác cao. Kết quả thử nghiệm cho thấy độ chính xác trung bình của dự đoán đạt trên 90%, giúp cải thiện đáng kể hiệu suất của bộ xử lý.

2.1. Two level Adaptive Predictor

Two-level adaptive predictor sử dụng Branch History Shift Register (BHSR) và Pattern History Table (PHT) để dự đoán các lệnh nhánh. BHSR lưu trữ lịch sử các lệnh nhánh, trong khi PHT dự đoán kết quả dựa trên mẫu lịch sử. Kỹ thuật này giúp giảm thiểu số lần dự đoán sai, từ đó tăng hiệu suất xử lý.

2.2. Đánh giá hiệu suất

Kết quả mô phỏng cho thấy bộ xử lý đạt tần số hoạt động 100MHz trên FPGA. Các lệnh được thực thi chính xác, và thời gian truy xuất dữ liệu được cải thiện đáng kể nhờ 4-Way Set Associative Cache. Điều này khẳng định tính khả thi và hiệu quả của thiết kế.

III. Hiện thực trên FPGA

Khóa luận đã hiện thực thành công bộ xử lý RISC-V RV64IM trên FPGA sử dụng công cụ Vivado. Thiết kế được tích hợp với giao thức AXI4 để giao tiếp với các thành phần khác trong hệ thống. Kết quả tổng hợp và thực thi cho thấy thiết kế đạt được các mục tiêu đề ra, bao gồm tần số hoạt động 100MHz và khả năng xử lý các lệnh phức tạp.

3.1. Thiết kế Block Design

Thiết kế Block Design trên Vivado sử dụng các IP của Xilinx, bao gồm Microblaze và AXI Uart Lite, để tạo ra một hệ thống hoàn chỉnh. Các thành phần này được kết nối thông qua giao thức AXI4, đảm bảo tính tương thích và hiệu suất cao.

3.2. Kết quả thực thi

Thiết kế được nạp lên FPGA Virtex-7 VC707 và thực thi thành công. Các lệnh được kiểm tra và xác nhận hoạt động chính xác. Kết quả này khẳng định tính ứng dụng thực tế của bộ xử lý RISC-V RV64IM trong các hệ thống nhúng và IoT.