Giới thiệu dự án

Trong kiến trúc máy tính hiện đại, khoảng cách về tốc độ giữa bộ xử lý trung tâm (Central Processing Unit - CPU) và bộ nhớ chính (Main Memory - DRAM) ngày càng mở rộng, tạo nên hiện tượng thắt cổ chai kinh điển mang tên "Bức tường bộ nhớ" (Memory Wall). Trong khi tốc độ vi xử lý tăng trưởng nhanh chóng qua các năm, thời gian trễ truy xuất DRAM vẫn duy trì ở mức cao (thường từ 50 - 100 chu kỳ xung nhịp). Để giải quyết triệt để vấn đề thời gian trễ (latency) và tối ưu hóa băng thông, việc xây dựng một hệ thống bộ nhớ phân cấp (Memory Hierarchy) với kiến trúc Cache đa mức trở thành tiêu chuẩn cốt lõi trong thiết kế vi mạch và kỹ thuật máy tính.

Đề tài khóa luận tốt nghiệp "Thiết kế bộ điều khiển Cache 2 mức" (Design 2-Level Cache Controller) do sinh viên Nguyễn Thế Đạt thực hiện dưới sự hướng dẫn của ThS. Hồ Ngọc Diễm tại Khoa Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin – ĐHQG TP.HCM, tập trung nghiên cứu, thiết kế phần cứng RTL (Register-Transfer Level) và đánh giá hiệu năng của bộ điều khiển Cache L1 và L2 tích hợp với vi xử lý kiến trúc tập lệnh RISC-V (RV32I).

graph TD
    CPU["Bộ xử lý RISC-V Core (RV32I)"]
    L1["Bộ điều khiển Cache mức 1 (L1 Cache - 1KB, 4-Way)"]
    L2["Bộ điều khiển Cache mức 2 (L2 Cache - 2KB, 4-Way)"]
    MM["Bộ nhớ chính (Main Memory - DRAM Model)"]

    CPU <-->|"DataAddress[31:0], D_CPU[31:0]<br/>D_Cache_CPU[31:0], CPU_Valid, L1Ready"| L1
    L1 <-->|"DFetchAddressL1[32b], D_L1[128b]<br/>D_L2[128b], L1Valid, L2Ready"| L2
    L2 <-->|"DFetchAddressL2[32b], D_L2[128b]<br/>D_Mem[128b], L2Valid, memReady"| MM

Vấn đề kỹ thuật cốt lõi (Problem Statement)

  • Độ trễ truy xuất lớn: CPU tiêu tốn hàng chục chu kỳ chờ (stall cycles) khi đọc/ghi trực tiếp xuống bộ nhớ chính, làm suy giảm hiệu suất thực thi của đường ống lệnh (pipeline).
  • Xung đột vị trí trong Cache đơn mức: Kiến trúc ánh xạ trực tiếp (Direct-Mapped) có chi phí phần cứng thấp nhưng tỷ lệ xung đột khối (Conflict Miss) rất cao. Ngược lại, ánh xạ toàn phần (Fully Associative) đòi hỏi số lượng bộ so sánh (Comparator) quá lớn, gây nghẽn đường truyền định thời (Critical Path Delay).
  • Mất đồng nhất dữ liệu: Quá trình ghi dữ liệu nếu dùng chiến lược Ghi xuyên (Write-Through) sẽ làm nghẽn bus bộ nhớ. Do đó, cần một cơ chế Ghi trả sau (Write-Back) kết hợp theo dõi trạng thái bằng bit Dirty chính xác.

Mục tiêu dự án

  1. Thiết kế hoàn chỉnh vi kiến trúc Cache L1: Tổ chức kết hợp tập hợp 4-way (4-Way Set Associative), dung lượng 1024 Byte (1KB), kích thước khối 128 bit (4 Word x 32 bit).
  2. Thiết kế vi kiến trúc Cache L2: Tổ chức kết hợp tập hợp 4-way, dung lượng 2048 Byte (2KB), kích thước khối 128 bit, đóng vai trò bộ nhớ đệm trung gian dung lượng lớn hơn.
  3. Hiện thực cơ chế quản lý phần cứng tối ưu: Áp dụng chiến lược ghi Write-Back với bit Dirty ($D$) và giải thuật thay thế khối FIFO (First-In, First-Out) thông qua mảng bit ưu tiên ($P$) 2-bit.
  4. Hiện thực máy trạng thái hữu hạn (FSM): Xây dựng bộ điều khiển Mealy FSM xử lý trơn tru các trường hợp Hit/Miss sạch (Clean Miss) và Miss bẩn (Dirty Miss).
  5. Tích hợp và kiểm chứng: Kiểm tra tính đúng đắn trên môi trường mô phỏng dạng sóng Timing, kết nối đồng bộ với bộ vi xử lý RISC-V qua các nhóm lệnh R-type, I-type và S-type.

Phạm vi và giới hạn hệ thống

  • Phạm vi: Mô hình hóa và kiểm thử phần cứng mức RTL trên ngôn ngữ Verilog HDL/SystemVerilog, mô phỏng chức năng logic và phân tích định thời chu kỳ xung nhịp.
  • Giới hạn: Tập trung vào Data Cache cho đơn nhân vi xử lý 32-bit (chưa tích hợp giao thức đa nhân đa xử lý Snooping/Directory MESI và chưa mở rộng Non-blocking Cache với bảng MSHR).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong thiết kế Cache, việc cân bằng giữa tỷ lệ trúng (Hit Rate), thời gian trúng (Hit Time), chi phí phần cứng và diện tích silicon là bài toán tối ưu đa mục tiêu:

Tiêu chí Ánh xạ trực tiếp (Direct-Mapped) Ánh xạ toàn phần (Fully Associative) Ánh xạ kết hợp 4-Way (Đề tài lựa chọn)
Vị trí khối trong Cache Duy nhất 1 vị trí cố định (Index = Block % Sets) Bất kỳ vị trí nào trong Cache Đặt trong 4 khối (Ways) của 1 Set xác định
Tỷ lệ Miss do xung đột Rất cao Thấp nhất Tối ưu, giảm 60-70% xung đột so với Direct-Mapped
Phần cứng so sánh Tag 1 bộ so sánh đơn lẻ $N$ bộ so sánh (bằng tổng số block) 4 bộ so sánh song song trên mỗi Set
Độ phức tạp phần cứng Thấp Rất cao, tiêu tốn diện tích và năng lượng Cân bằng hoàn hảo, độ trễ chuyển mạch thấp
Chiến lược ghi dữ liệu Thường dùng Write-Through Write-Through / Write-Back Write-Back (tiết kiệm băng thông bus L2/Memory)

Phân loại yêu cầu theo mô hình MoSCoW

  • Must Have (Bắt buộc): Khối DataCache và Direction độc lập; bộ giải mã địa chỉ trường Tag, Index, Offset; 4 bộ so sánh Tag 26-bit; bộ cập nhật ưu tiên FIFO 2-bit; FSM điều khiển 4 trạng thái; hỗ trợ giao tiếp chuẩn Ready/Valid.
  • Should Have (Nên có): Bộ chia byte nạp riêng biệt 4 thanh ghi 32-bit trong khối 128-bit; cơ chế tự động ghi trả khối Dirty về cấp thấp hơn trước khi nạp khối mới.
  • Could Have (Có thể mở rộng): Hỗ trợ tính năng xả Cache (Flush cache), kiểm tra chẵn lẻ Parity/ECC cho Tag và Data.
  • Won't Have (Chưa thực hiện): Kiến trúc Cache bất đồng bộ nhiều cổng (Multi-port asynchronous SRAM), giao thức tương thích đa nhân MESI/MOESI.

Thiết kế hệ thống

1. Định dạng phân rã trường địa chỉ 32-bit

Địa chỉ 32-bit do CPU phát ra được giải mã thành ba trường chức năng riêng biệt cho từng mức Cache:

  • Cache L1 (1024 Byte, 16 Set, 4 Way/Set, Block = 16 Byte = 4 Words):

    • Offset (Độ dời byte/word): 2 bit ($\text{Address}[1:0]$) dùng để chọn 1 trong 4 Word 32-bit trong block 128-bit.
    • Index (Chỉ số tập hợp): 4 bit ($\text{Address}[5:2]$) dùng để đánh địa chỉ cho $2^4 = 16$ Set.
    • Tag (Nhãn nhận dạng): 26 bit ($\text{Address}[31:6]$) dùng để so sánh với Tag lưu trong mảng Direction.
    • Dung lượng quản lý: $(1\text{D} + 1\text{V} + 2\text{P} + 26\text{ Tag}) \times 64 \text{ block} = 1920 \text{ bit} = 240 \text{ Byte}$.

  • Cache L2 (2048 Byte, 32 Set, 4 Way/Set, Block = 16 Byte = 4 Words):

    • Offset: 2 bit ($\text{Address}[1:0]$).
    • Index: 5 bit ($\text{Address}[6:2]$) dùng để định vị $2^5 = 32$ Set.
    • Tag: 25 bit ($\text{Address}[31:7]$).
    • Dung lượng quản lý: $(1\text{D} + 1\text{V} + 2\text{P} + 25\text{ Tag}) \times 128 \text{ block} = 3712 \text{ bit} = 464 \text{ Byte}$.

2. Giao thức tín hiệu bus liên kết đa tầng

Tín hiệu giao tiếp Chiều tín hiệu Độ rộng Chức năng kỹ thuật
CPU_Valid / WR_CPU $\text{CPU} \rightarrow \text{L1}$ 1 bit Báo yêu cầu truy xuất hợp lệ / Chọn thao tác Đọc ($0$) hoặc Ghi ($1$)
DataAddress $\text{CPU} \rightarrow \text{L1}$ 32 bit Địa chỉ byte cần truy xuất dữ liệu từ CPU
D_CPU / D_Cache_CPU Hai chiều 32 bit Bus ghi dữ liệu từ CPU vào Cache / Bus xuất dữ liệu từ Cache trả về CPU
L1Ready / L2Ready Cache $\rightarrow$ Cấp cao 1 bit Tín hiệu báo Cache đã hoàn tất chu kỳ đọc/ghi, sẵn sàng cho lệnh mới
DFetchAddressL1 / L2 Cấp cao $\rightarrow$ Thấp 32 bit Địa chỉ khối 128-bit yêu cầu nạp từ mức dưới
D_L1 / D_L2 Cấp cao $\rightarrow$ Thấp 128 bit Bus truyền dữ liệu song song 128-bit (4 Words) giữa các tầng bộ nhớ
memReady $\text{DRAM} \rightarrow \text{L2}$ 1 bit Báo bộ nhớ chính hoàn tất thao tác đọc/ghi khối 128-bit

Phương pháp luận (Methodology)

Quy trình phát triển tuân theo mô hình V-Model trong thiết kế vi mạch ASIC/FPGA:

  1. Đặc tả kiến trúc: Phân tích thông số toán học ($Hit_Rate$, $AMAT$, $Miss_Penalty$).
  2. Thiết kế vi kiến trúc RTL: Phân rã sơ đồ khối dữ liệu (Data_Path) và khối điều khiển (Control_Path).
  3. Mô hình hóa HDL: Viết mã RTL bằng Verilog HDL chuẩn IEEE 1364-2001.
  4. Kiểm tra chức năng (Functional Verification): Xây dựng Testbench bao quát 100% các tình huống chuyển trạng thái FSM.
  5. Đồng mô phỏng vi xử lý: Ghép nối bộ điều khiển với lõi RISC-V RV32I, chạy chương trình kiểm thử các tập lệnh truy xuất bộ nhớ.

Implementation và kết quả

Quá trình phát triển và cấu trúc phần cứng

Hệ thống điều khiển Cache 2 mức được tổ chức thành 4 phân hệ chính:

  1. Khối DataCache (Data_Cache_L1 / L2): Chứa 4 mảng thanh ghi DataWay (Way 0 đến Way 3). Mỗi Way chứa 16 thanh ghi 128-bit. Mỗi thanh ghi 128-bit được ghép từ 4 thanh ghi 32-bit có tín hiệu cho phép nạp (Write_Enable) riêng biệt, cho phép ghi đè từng Word 32-bit từ CPU hoặc nạp nguyên khối 128-bit từ cấp dưới.
  2. Khối Direction (Direction_L1 / L2): Quản lý metadata bao gồm 16 thanh ghi Valid (1-bit), 16 thanh ghi Dirty (1-bit), 16 thanh ghi Tag (26-bit) và 16 thanh ghi Priority (2-bit cho mỗi Way). Sử dụng 4 bộ so sánh bằng 26-bit hoạt động song song để sinh tín hiệu HIT và xác định Current_Way.
  3. Khối cập nhật ưu tiên FIFO (FIFO_Unit): Sử dụng các bộ so sánh lớn hơn (Greater-Than Comparator) và bộ mã hóa ưu tiên (Priority Encoder). Khi có một Way được nạp mới hoặc thay thế, độ ưu tiên của Way đó được gán giá trị cao nhất ($3$), trong khi các Way có giá trị ưu tiên lớn hơn Way bị thay thế sẽ tự động giảm đi $1$.
  4. Khối điều khiển FSM (Cache_Controller_FSM): Hiện thực máy trạng thái Mealy 4 trạng thái:
    • IDLE / COMPARE_TAG: Kiểm tra tín hiệu hợp lệ và so sánh Tag.
    • READ_HIT / WRITE_HIT: Đọc hoặc ghi dữ liệu ngay trong 1 chu kỳ xung nhịp nếu HIT = 1.
    • WRITE_BACK_DIRTY: Nếu Miss và khối được chọn có Dirty = 1, FSM chuyển sang đẩy khối 128-bit hiện tại xuống mức dưới.
    • ALLOCATE_FETCH: Phát tín hiệu đọc khối mới từ mức dưới lên nạp vào DataCache, cập nhật lại Tag, Valid = 1, Dirty = 0 (hoặc Dirty = 1 nếu là lệnh ghi).
// Trích đoạn mã RTL: Bộ so sánh Tag và sinh tín hiệu HIT trong khối Direction
module Tag_Comparator_4Way (
    input  wire [25:0] Tag_In,
    input  wire [25:0] Tag_Way0, Tag_Way1, Tag_Way2, Tag_Way3,
    input  wire [3:0]  Valid_Bits,
    output wire [3:0]  Way_Match,
    output wire        HIT,
    output reg  [1:0]  Current_Way
);
    assign Way_Match[0] = (Valid_Bits[0] && (Tag_In == Tag_Way0));
    assign Way_Match[1] = (Valid_Bits[1] && (Tag_In == Tag_Way1));
    assign Way_Match[2] = (Valid_Bits[2] && (Tag_In == Tag_Way2));
    assign Way_Match[3] = (Valid_Bits[3] && (Tag_In == Tag_Way3));

    assign HIT = |Way_Match; // OR-reduction xác định trúng Cache

    always @(*) begin
        case (Way_Match)
            4'b0001: Current_Way = 2'b00;
            4'b0010: Current_Way = 2'b01;
            4'b0100: Current_Way = 2'b10;
            4'b1000: Current_Way = 2'b11;
            default: Current_Way = 2'b00;
        endcase
    end
endmodule

// Trích đoạn mã FSM Bộ điều khiển Cache L1 (Mealy State Machine)
typedef enum reg [1:0] {
    ST_IDLE_COMPARE = 2'b00,
    ST_HIT_ACCESS   = 2'b01,
    ST_WRITE_BACK   = 2'b10,
    ST_ALLOC_FETCH  = 2'b11
} cache_state_t;

always @(posedge clk or negedge reset_n) begin
    if (!reset_n)
        state <= ST_IDLE_COMPARE;
    else
        state <= next_state;
end

always @(*) begin
    next_state = state;
    case (state)
        ST_IDLE_COMPARE: begin
            if (CPU_Valid) begin
                if (HIT)
                    next_state = ST_IDLE_COMPARE; // Xử lý trực tiếp trong chu kỳ
                else if (Dirty_Comp[Victim_Way])
                    next_state = ST_WRITE_BACK;   // Khối cũ bị dơ -> Ghi trả
                else
                    next_state = ST_ALLOC_FETCH;  // Khối cũ sạch -> Nạp trực tiếp
            end
        end
        ST_WRITE_BACK: begin
            if (L2Ready)
                next_state = ST_ALLOC_FETCH;      // Ghi xong -> Nạp khối mới
        end
        ST_ALLOC_FETCH: begin
            if (L2Ready)
                next_state = ST_IDLE_COMPARE;     // Nạp hoàn tất -> Quay lại IDLE
        end
    endcase
end

Kiểm tra và đánh giá kết quả (Testing & Validation)

Hệ thống đã trải qua quy trình kiểm thử toàn diện thông qua 4 trường hợp biên phức tạp nhất:

  1. Trường hợp Đọc/Ghi Miss Clean tại cả L1 và L2:
    • Khi CPU phát yêu cầu tại địa chỉ chưa có trong L1 và L2, L1 báo Miss $\rightarrow$ gửi yêu cầu xuống L2 $\rightarrow$ L2 báo Miss $\rightarrow$ L2 yêu cầu đọc 128-bit từ Bộ nhớ chính. Sau khi memReady tích cực, dữ liệu nạp vào L2 $\rightarrow$ L2 chuyển tiếp lên L1 $\rightarrow$ L1 trả Word về CPU, đặt L1Ready = 1. Dạng sóng mô phỏng xác nhận đúng chu trình và không suy hao dữ liệu.
  2. Trường hợp Ghi Miss Dirty tại L1, Miss Clean tại L2:
    • Khối cần thay thế trong L1 có bit $Dirty = 1$. L1 Controller tự động kích hoạt bus ghi DFetchAddressL1, đẩy khối cũ xuống L2 qua bus 128-bit D_L1. Khi L2 ghi nhận xong, L1 nạp khối mới từ L2, ghi dữ liệu mới từ CPU và đánh dấu $Dirty = 1$ cho khối mới.
  3. Trường hợp Ghi Miss Dirty đồng thời tại cả L1 và L2:
    • Đây là trường hợp kiểm thử nặng nhất. L1 đẩy khối bẩn xuống L2. L2 phát hiện khối bị thay thế của chính nó cũng là Dirty $\rightarrow$ L2 đẩy khối bẩn của L2 xuống Bộ nhớ chính $\rightarrow$ Bộ nhớ chính ghi xong $\rightarrow$ L2 nạp khối mới từ Bộ nhớ chính $\rightarrow$ L2 tiếp nhận khối ghi từ L1 $\rightarrow$ L1 nạp khối mới và hoàn tất chu kỳ.
  4. Tích hợp thực thi chương trình trên vi xử lý RISC-V:
    • Kiểm tra các lệnh kiểu R (ADD, SUB, AND, OR, SLT), kiểu I (LW, ADDI) và kiểu S (SW).
    • Kết quả: Vi xử lý thực thi chính xác các chuỗi lệnh tải/lưu dữ liệu liên tục với tỷ lệ trúng trung bình trên vòng lặp đạt $> 90%$.
Thông số hiệu năng Cache Mức 1 (L1) Cache Mức 2 (L2) Bộ nhớ chính (DRAM)
Kích thước vùng dữ liệu 1024 Byte (1 KB) 2048 Byte (2 KB) 64 KB / Không gian mở rộng
Cấu trúc tổ chức 4-Way Set Associative 4-Way Set Associative Tuyến tính (Flat memory)
Thời gian trúng (Hit Latency) 1 Chu kỳ xung nhịp 3 - 4 Chu kỳ xung nhịp 20 - 50 Chu kỳ xung nhịp
Tỷ lệ trúng dữ liệu (Hit Rate kỳ vọng) 85% - 92% 95% - 98% (Local) -
Băng thông bus nội bộ 32-bit (CPU interface) 128-bit (L1-L2 Burst) 128-bit (L2-Mem Burst)

Đổi mới và đóng góp

  1. Hiện thực bộ quản lý thay thế FIFO 2-bit hoàn toàn bằng mạch tổ hợp phần cứng: Thay vì sử dụng các thuật toán phần mềm phức tạp hoặc kiến trúc LRU tốn kém tài nguyên thanh ghi dịch thời gian thực, thiết kế sử dụng mảng 2-bit Priority kết hợp mạch so sánh độ ưu tiên phân tầng. Giải pháp này giúp tiết kiệm 35% diện tích logic phần cứng so với thuật toán LRU chuẩn nhưng vẫn đạt hiệu suất tiệm cận.
  2. Cấu trúc dữ liệu phân mảnh Byte/Word linh hoạt: Thiết kế thành công thanh ghi 128-bit ghép từ 4 thanh ghi 32-bit với 4 đường Write_Enable độc lập. Cơ chế này cho phép thực thi lệnh ghi đơn từ CPU (SW 32-bit) trong 1 chu kỳ xung nhịp duy nhất mà không cần đọc-sửa-ghi (Read-Modify-Write) toàn bộ khối 128-bit.
  3. Giảm thiểu thời gian truy xuất trung bình (AMAT - Average Memory Access Time): Công thức tính toán hiệu năng thực tế: $$\text{AMAT} = \text{Hit Time}{L1} + \text{Miss Rate}{L1} \times (\text{Hit Time}{L2} + \text{Miss Rate}{L2} \times \text{Miss Penalty}_{\text{Memory}})$$ Với việc bổ sung tầng đệm L2 4-Way và cơ chế Write-Back, hệ thống giúp giảm hơn 62.5% thời gian phạt Miss Penalty so với kiến trúc chỉ có Cache đơn mức L1.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng

  • Vi điều khiển nhúng RISC-V (Embedded IoT/Edge Computing): Tích hợp vào các lõi xử lý RISC-V RV32I/RV32IM trong các ứng dụng điều khiển công nghiệp, xử lý tín hiệu cảm biến yêu cầu thời gian đáp ứng thời gian thực (Real-time determinism).
  • Thiết kế hệ thống trên vi mạch (SoC Design): Đóng gói thành IP Core (Intellectual Property Core) chuẩn hóa giao tiếp AXI4/AHB Bus, sẵn sàng tích hợp vào quy trình tổng hợp mạch ASIC hoặc nạp lên FPGA.
graph LR
    subgraph Target FPGA/ASIC Board
        RTL[Verilog RTL Top-Level] --> SYN[Synthesis Tool: Synopsys DC / Vivado]
        SYN --> BIT[Place & Route / Bitstream]
        BIT --> FPGA[FPGA Board: Intel Cyclone / Xilinx Artix-7]
    end
    subgraph Applications
        FPGA --> APP1[IoT Gateway Edge Computing]
        FPGA --> APP2[Industrial Automation Controller]
        FPGA --> APP3[Automotive Telematics Control Unit]
    end

Chiến lược triển khai phần cứng

  • Nền tảng mục tiêu: FPGA Xilinx Artix-7 (XC7A100T) hoặc Intel Cyclone IV/V.
  • Công cụ EDA hỗ trợ: ModelSim / QuestaSim cho kiểm tra định thời; Synopsys Design Compiler / Vivado Synthesis cho tổng hợp mạch logic.
  • Phân tích hiệu quả kinh tế: Tận dụng hiệu quả cấu trúc Block RAM nội của FPGA, giảm thiểu nhu cầu gắn chip SRAM ngoài tốc độ cao, từ đó giảm chi phí Bill of Materials (BOM) tới 40% cho các bo mạch nhúng chuyên dụng.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Bộ điều khiển hiện tại thuộc dạng Blocking Cache: Khi xảy ra Miss, CPU buộc phải dừng chờ (stall) cho đến khi khối dữ liệu được nạp xong hoàn toàn, chưa thể xử lý các lệnh đọc/ghi tiếp theo độc lập.
  • Giải thuật thay thế FIFO tuy đơn giản nhưng trong các bài toán lặp vòng dữ liệu có kích thước vượt quá dung lượng Cache sẽ gặp hiện tượng suy giảm tỷ lệ Hit cục bộ so với giải thuật LRU hoặc Tree-PLRU.

Hướng phát triển tiếp theo

  • Nâng cấp thành Non-blocking Cache (Lockup-free Cache): Tích hợp các thanh ghi lưu trạng thái Miss (Miss Status Holding Registers - MSHR) cho phép phục vụ song song nhiều truy xuất bộ nhớ trong khi đang nạp dữ liệu ngầm.
  • Tích hợp bộ nạp trước dữ liệu phần cứng (Hardware Data Prefetcher): Tự động phát hiện mẫu truy cập mảng tuần tự (Stride Pattern) để nạp trước các khối dữ liệu từ bộ nhớ chính lên L2.
  • Hỗ trợ giao thức đa nhân (Multi-Core Cache Coherence): Xây dựng bộ điều khiển giao thức đồng nhất bộ nhớ dựa trên Bus Snooping (MESI Protocol) để kết nối nhiều lõi RISC-V.

Đối tượng hưởng lợi

  • Sinh viên & Giảng viên Kỹ thuật Máy tính / Điện tử Viễn thông: Tài liệu tham khảo trực quan, chi tiết từ mức cổng logic, sơ đồ kết nối thanh ghi đến dạng sóng Timing, hỗ trợ trực tiếp các môn Kiến trúc máy tính nâng cao, Thiết kế VLSI và Vi xử lý.
  • Kỹ sư thiết kế số (RTL / ASIC / FPGA Engineers): Cung cấp mẫu thiết kế (Design Pattern) hoàn chỉnh cho máy trạng thái Mealy, kỹ thuật phân mảnh bộ nhớ và tối ưu hóa đường truyền dữ liệu 128-bit tốc độ cao.
  • Doanh nghiệp phát triển vi mạch & IoT: Khung kiến trúc sẵn sàng đóng gói thành IP Core tùy biến cho các dòng vi xử lý chuyên dụng với chi phí bản quyền 0 đồng dựa trên chuẩn mở RISC-V.

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng tối thiểu để tổng hợp và nạp thử nghiệm hệ thống là gì?

Hệ thống yêu cầu các dòng chip FPGA có tối thiểu 5.000 Logic Elements (LEs) / LUTs và khoảng 32 Kbit Block RAM nội (như Intel Cyclone IV EP4CE22 hoặc Xilinx Artix-7 XC7A35T). Bộ công cụ EDA yêu cầu Intel Quartus Prime Standard phiên bản 18.1 trở lên hoặc Xilinx Vivado 2020.2 trở lên, tích hợp trình biên dịch Verilog-2001.

2. Sự khác biệt cụ thể giữa Write-Back và Write-Through trong thiết kế này là gì?

Trong kiến trúc này, nhóm tác giả chọn Write-Back. Khi CPU thực hiện lệnh ghi (SW), dữ liệu chỉ được ghi vào L1 Cache và bật bit $Dirty = 1$, chu kỳ ghi kết thúc ngay trong 1 xung nhịp. Khối dữ liệu chỉ được ghi trả xuống L2 hoặc Bộ nhớ chính khi khối đó bị thuật toán FIFO đẩy ra ngoài để nhường chỗ cho khối mới. Ngược lại, Write-Through sẽ bắt buộc ghi đồng thời xuống cả L1 và Bộ nhớ chính ở mọi lệnh ghi, khiến CPU bị stall liên tục từ 20-50 chu kỳ ở mỗi thao tác SW.

3. Tại sao giải thuật FIFO lại được chọn thay vì LRU trong đề tài?

Thuật toán LRU chuẩn (Least Recently Used) yêu cầu ma trận thanh ghi đếm thời gian hoặc con trỏ phức tạp, số lượng cổng logic tăng theo hàm bậc hai với số lượng Way ($O(N^2)$), làm gia tăng đáng kể diện tích vi mạch và kéo dài độ trễ đường truyền tới hạn (Critical Path Delay). Giải thuật FIFO với mảng bit ưu tiên 2-bit phân cấp được hiện thực hoàn toàn bằng cổng logic tĩnh đơn giản, đáp ứng tần số xung nhịp cao hơn trong khi độ chênh lệch tỷ lệ Hit so với LRU trên các tập lệnh thông thường chỉ dưới $2 - 3%$.

4. Giao diện giữa L1 và L2 xử lý độ rộng bus lệch nhau (32-bit vs 128-bit) như thế nào?

Giữa CPU và L1 giao tiếp bằng bus 32-bit (1 Word). Tuy nhiên, bus liên kết giữa L1 và L2 là 128-bit (4 Words). Trong khối Data_Cache_L1, bộ ghép kênh (Multiplexer) 4-to-1 32-bit điều khiển bởi 2 bit Offset ($\text{DataAddress}[1:0]$) sẽ trích xuất đúng Word 32-bit mà CPU cần khi Đọc. Khi nạp khối từ L2 lên L1 hoặc ghi trả từ L1 xuống L2, toàn bộ 128 bit được truyền song song trong 1 chu kỳ xung nhịp, giúp tối đa hóa băng thông truyền dẫn.

5. Làm thế nào để mở rộng thiết kế này cho kiến trúc đa nhân (Multi-Core)?

Để mở rộng sang hệ thống đa nhân, mỗi nhân CPU sẽ sở hữu một bộ điều khiển L1 Cache riêng (Private L1), trong khi L2 Cache có thể được chia sẻ chung (Shared L2). Cần bổ sung thêm một bộ điều khiển Snooping Controller tại mỗi L1 để lắng nghe các giao dịch trên bus và mở rộng thêm 2 bit trạng thái cho mỗi khối Cache theo giao thức MESI (Modified, Exclusive, Shared, Invalid), đảm bảo khi một nhân thay đổi dữ liệu, bản sao ở các nhân khác sẽ tự động bị hủy hợp lệ (Invalidate).

Kết luận

Đề tài "Thiết kế bộ điều khiển Cache 2 mức" của tác giả Nguyễn Thế Đạt đã giải quyết trọn vẹn bài toán tối ưu hóa hệ thống bộ nhớ phân cấp cho vi xử lý RISC-V. Bằng việc kết hợp kiến trúc ánh xạ kết hợp tập hợp 4-way, chiến lược ghi Write-Back với bit Dirty và giải thuật thay thế phần cứng FIFO 2-bit, công trình đã hiện thực thành công một IP Core điều khiển Cache có hiệu năng cao, thời gian đáp ứng Hit 1 chu kỳ xung nhịp và cấu trúc phần cứng tối ưu diện tích.

Kết quả mô phỏng dạng sóng và thử nghiệm đồng bộ với các tập lệnh RISC-V RV32I khẳng định tính khả thi, độ tin cậy và giá trị ứng dụng thực tiễn cao của thiết kế trong lĩnh vực thiết kế vi mạch số và phát triển hệ thống nhúng thông minh.