ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HOC CONG NGHE THONG TIN KHOA KY THUAT MAY TÍNH NGUYEN THE DAT KHOA LUAN TOT NGHIEP THIET KE BO DIEU KHIEN CACHE 2 MUC DESIGN 2-LEVEL CACHE CONTROLLER KY SU KỸ THUAT MAY TÍNH TP. HO CHi MINH, 2021 ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HOC CONG NGHE THONG TIN KHOA KY THUAT MAY TÍNH NGUYEN THE ĐẠT - 16520198 KHÓA LUẬN TÓT NGHIỆP THIET KE BO DIEU KHIỂN CACHE 2 MUC DESIGN 2-LEVEL CACHE CONTROLLER KỸ SƯ KỸ THUAT MAY TÍNH GIẢNG VIÊN HƯỚNG DẪN THS.
HO NGỌC DIEM TP. HO CHÍ MINH, 2021 THONG TIN HOI DONG CHAM KHÓA LUẬN TOT NGHIỆP Hội đồng chấm khóa luận tốt nghiệp, thành lập theo Quyết định số 70/QD-DHCNTT ngày 27 tháng 01 năm 2021 của Hiệu trưởng Trường Đại học Công nghệ Thông tin. LỜI CẢM ƠN Để hoàn thành tốt được đề tài khoá luận tốt nghiệp này, em xin chân thành cảm ơn các thầy cô trường Đại học Công nghệ Thông tin - Đại học Quốc Gia Thành phố Hồ Chí Minh nói chung và các thầy cô thuộc khoa Kỹ thuật Máy tính nói riêng, đã truyền đạt cho em những kiến thức và kinh nghiệm quý báu trong suốt 4. Em xin trân thành cảm ơn Th.S Hồ Ngọc Diễm và thầy Trần Đại Dương, đã dành thời gian hướng dẫn em trong suốt quá trình thực hiện đề tài để em có thể hoàn thành bài báo cáo này.
Lời sau cùng, em xin chúc quý thầy cô thật nhiều sức khoẻ và thành công trong công việc. Sinh viên Nguyễn Thế Đạt MỤC LỤC Chương l. Tổng quan để tài. Kiến trúc bộ nhớ phân cấp.
SH SH" HH HH HT4 1. Các phương pháp tổ chức Cache. Tổ chức Cache theo phương pháp Anh xạ trực tiếp. Té chức Cache theo phương pháp Ánh xạ toàn phan.
Tổ chức Cache theo phương pháp Kết hợp. Giải thuật thay thé khối .-----¿--22+++222+++2E2ES++tEEEEErretrrkrrrrrrkrree 2 Al, Mô tả. Phương pháp Tối ưu. Phương pháp FIFO.
Phương pháp LRU. Chiến lược cập nhật bộ nhớ. ee en 2 2c, 2n nàn HH Hang nhờ 3 1. Mô hình Ghi dữ liệu Write-through.
Mô hình Ghi dữ liệu Write-back. Ảnh hưởng của kích thước Khối đến tỉ lệ Hit. Ưu điểm và lý do chon Cache kết hợp 4—way. So sánh Cache 2-way với Cache Ánh xạ trực tiếp.
So sánh Cache 2-way với Cache 4-way. Thiết kế hệ thống. Giao tiếp giữa CPU và Bộ nhớ chính. Giao tiếp giữa CPU va Cache 1 mức.
Độ rộng các trường địa chỉ Cache. Giao tiếp giữa Cache mức 1 va Cache mức 2. Thông số chính của Cache mức 2. Độ rộng các trường địa chỉ Cache 2.
Mô tả giao tiếp giữa Cache mức 2 và Bộ nhớ chính. Mô tả giao tiếp giữa RISC-V và Cache 2 mức. Thiết kế chỉ tiết. Thiết kế chỉ tiết Cache 1 mức 3.
_ Sơ đồ khối Cache mức l. Sơ đồ khối chi tiết Cache mức L. Sơ đồ khối Cache mức 2. Thiết kế chỉ tiết khối dữ liệu Cache mức Ï.
Thiết kế chỉ tiết khối điều khién Cache mức l. Khối DataCache Cache mức .-ccccc:-ccccsssccccssccccssscc--rcex3 3. Cấu tạo chỉ tiết khối DataCache. Thanh ghi 32 bit.
Thanh ghi 128 bit tạo thành từ 4 thanh ghi 32 bit. Tập 16 thanh ghi 128 bit. Khối cho phép nạp thanh ghi 128 bit. _ Khối tín hiệu nạp cho tập 16 thanh ghi.
_ Tập dữ liệu 16 thanh ghi cho một way. Khối DataCache Cache mức l.-:---vc++2cv++c+ccsscez 40 3. Khối dit liệu Cache mức 2. Thiết kế chỉ tiết khối Direction.
Mô tả tín hiệu cho phép nap Valid. Tập 16 thanh ghi Valid. Mô tả tín hiệu cho phép nạp Dirty bit. _ Tập 16 thanh ghi Dirty.
Mô tả tín hiệu cho phép nạp thanh ghi Tag. _ Tập 16 thanh ghi Tag — 26 bÍt. _ Tập 16 thanh ghi Priority. Khối so sánh bằng 2 thanh ghi 26 bits.
Thiết kế chỉ tiết khối FIFO update priority. Các thành phần của khối FIEFO. Khối so sánh lớn hơn.----cccc:+222vvvc+rttrrcrvvvrrrrrrrrer 57 3. Khối xét ưu tiên cho Way(.
Khối xét ưu tiên cho Wayl. Khối xét ưu tiên cho Way2. Khối xét ưu tiên cho Way3. Khối cập nhật độ ưu tiên FIFO.
Thiết kế khối Điều khiển Cache 1 mức. Finite state machine cho bộ điều khiển Cache mức I. Bảng trang thái Mealy của bộ điều khiển.---©ccccce+ 65 Chương 4. Đánh giá kết quả.
Xem xét các trường hợp cần kiểm tra của hệ thống. Mô tả các trường hợp cần kiểm tra giữa CPU va Cache mức I. Mô tả các trường hợp kiểm tra giữa Cache mức 1 va Cache mức 2. Tiến hành cài đặt và kiểm tra tính năng của hệ thống.
| Trường hợp ghi CPU-L1 Miss Clean, L1-L2 Miss Clean. _ Trường hợp đọc CPU-LI Miss Clean, L1-L2 Miss Clean. _ Trường hợp ghi Miss Dirty CPU-LI và Miss Clean L1-L2. Trường hợp ghi Miss Dirty cả hai CPU-LI và L1-L2.
Đánh giá kết quả. Kiểm tra tích hợp vi xử lý RISC-V. Kiểm tra các lệnh R, [va S type. So sánh tốc độ bằng thực thi chương trình.
So sánh với các đề tài liên quan.------ccccc+z++2ccvvvvecrrrrrrr 87 Chương 5. Kết luận và Hướng phát triển. Hướng phát triển.------22c:+-222V2222+z+t22EEEEEYvrrrrtrtrrrrxrrrrrrrrrrrrrev 88 DANH MỤC HÌNH Hình 1.1: Mô hình bộ nhớ phân cấp.2: Mô hình sao chép dữ liệu giữa các lớp bộ nhớ [2] .3: (a) Trước khi truy xuất khối Xn; (b) Sau khi truy xuất Xạ.4: Các thành phan trong một khối của Cache.5: Tổ chức Cache theo phương pháp ánh xạ trực tiếp.6: Sao chép các khối từ theo phương pháp Ánh xạ trực tiếp [1].7: Minh hoạ truy xuất Cache theo phương pháp anh xạ trực tiếp [1].8: Tag va Độ dời byte (Offset) trong phương pháp Anh xạ toàn phần.9: Phương pháp kết hợp 4-way, 256 Set, mỗi Set có 4 khối [1] .10: Mô ta tỉ lệ Miss đữ liệu với kích thước khối [I].11: Tim 6 nhớ của các phương pháp: Trực tiếp, Toàn phan, Kết hợp [1] .1: So đồ khối mô tả giao tiếp giữa CPU và Bộ nhớ chính.2: Truong dia chỉ 32 bit của Cache mức Ï. -¿- +55 5+csx+esecervxsee 19 Hình 2.3: Sơ đồ khối mô tả giao tiếp giữa CPU va Cache 1 mức .4: Truong địa chỉ 32 bit Cache mức 2.
-- ¿+5 5+£++zv+xsxexerxzxe 21 Hình 2.5: Sơ đồ mô tả giao tiếp giữa Cache mức 1 và Cache mức 2.6: Sơ đồ mô tả giao tiếp giữa Cache mức 2 và Bộ nhớ chính.7: Sơ đỗ mô tả thiết kế hệ thống Cache 2 mức .1: Sơ đồ khối Cache mức 1 kèm Bộ điều khiển.2: Ký hiệu khối Cache mức 1 kèm Bộ điều khiển .3: Sơ đồ khối Cache mức 2.4: Sơ đồ khối chỉ tiết Cache mức 2 kèm Bộ điều khiển.5: Sơ đỗ mô tả chỉ tiết khối đữ liệu.---22¿¿222+2zt2222vzerrvrrvrerrrrke 30 Hình 3.6: Mô tả chi tiết khối điều khiển .- 22 S223 +E+E+ESESEEEEEEEE+E+ErEsErrsrssz 31 Hình 3.7: Khối Data_Cache mirc 1 ĐINH <-t.8: Cấu tao khối DataCache Cache mức Le.9: Cau tao thanh ghi dữ liệu 32 ĐI(.- eee eseeeesseeeseeeeeeeeeeesseeeeseeeaes 34 Hình 3.10: Ký hiệu thanh ghi 32 Đi(.-- -ó- 5 5 S5 31919 HH ng gưkt 35 Hình 3.11: Cấu trúc thanh ghi 128 bit với 4 tín hiệu nạp riêng biệt.12: Ký hiệu thanh ghi 128 ĐI(.- 5 5 5 +11 ng ng it 36 Hình 3.13: Cấu trúc tập 16 thanh ghi 128 bit.-- 2-2 ©5225£SE+£EezEzEsrxerxzex 36 Hình 3.14: Cấu tạo chi tiết khối cho phép nạp thanh ghi 128 bit.15: Ký hiệu khối cho phép nạp thanh ghi 128 bit.16: Mô tả cau trúc tín hiệu cho phép nạp cho tập 16 thanh ghi.17: Cấu trúc tập dữ liệu 16 thanh ghi cho 1 Way .18: Ký hiệu khối Set dữ liệu 16 thanh ghi cho 1 way.19: Cấu tạo chi tiết khối DataCache mức Ì.-- - s- x+secx+xerxexzxers 40 Hình 3.20: Cấu tạo chỉ tiết khối DataCache mức 2.---ccccc+cccxeerrrrrreee 41 Hình 3.21: Ký hiệu khối Direction .22: Cấu tạo chi tiết khối DirectiOn. -c- 5s Sk+Et+E£EE+EeEEeEeEkererkererrrrs 44 Hình 3.23: Cấu tạo khối VTDP cho một Way.24: Ký hiệu khối VTDP_ Wayy.---2- 55c 55c2222EEEEEE2E2EEEEEEEEErkrrrrerkerrrree 46 Hình 3.25: Cấu tạo khối cho phép nap tín hiệu Valid.26: Ký hiệu khối cho phép nạp tín hiệu Valid.27: Cấu tạo chỉ tiết tập 16 thanh ghi Valid.------2-©5¿©cxz+csccsssrsz 41 Hình 3.28: Ký hiệu tập 16 thanh ghi Vali.- 5 s1 nen reeesee 47 Hình 3.29: Cấu tạo tín hiệu NAP DILLY 07 .30: Ký hiệu khối cho phép nạp Dirty.31: Cấu tạo tập 16 thanh ghi Dirty.32: Ký hiệu tập 16 thanh ghi Dirty .33: Cấu tạo tín hiệu cho phép nạp 'Tag.34: Ký hiệu khối cho phép nạp Tag .-- ¿5-55 5sS*+S+2E£2E+£EezEerxerxsrxee 50 Hình 3.35: Cấu tạo tập 16 thanh ghi Tag.--- ¿5c 5t+SE+EE+E2EE2E2EEEEeEEerkerkerree 51 Hình 3.36: Ký hiệu tập 16 thanh ghi Tag.37: Cấu tạo tập 16 thanh ghi PriOrity.38: Ký hiệu tập 16 thanh ghi PTIOTIEY.39: Cấu tạo khối so Sdn v.40: Ký hiệu khối so sánh 2 thanh ghi 26 bits.---2- 2 2s s2 s+zs+cszz 53 Hình 3.41: Khối FIFƠZ Mage.42: Các thành phần chính của khối FIFO.43: Cấu tạo chỉ tiết khối PriorityEneoder.------¿ 2 s+s+2s++z++zx+zxzzsz 55 Hình 3.44: Ký hiệu khối PriorityEncoder.-----¿- s¿x++s++£x++zx+zzx+zxeerxesrxez 56 Hình 3.45: Cấu tạo chỉ tiết khối Valid Replace Encoder.46: Ký hiệu khối Valid Replace Encoder.---:-¿-©s¿cs+22x+2s++zx+scxe2 57 Hình 3.47: Cấu tạo khối so sánh lớn hơn.--¿- 2 +2++22+++£x++2zxv+rxrerseez 57 Hình 3.48: Ký hiệu khối so sánh lớn hơn .-- 2-2: ©5¿25£22++£x+£xzE+zzzrxrrxeres 57 Hình 3.49: Cấu tạo khối xét ưu tiên cho Way Ô.¿--5¿©25¿22+2cx2zxcrxerrserseee 58 Hình 3.50: Ký hiệu khối xét ưu tiên cho Way0.51: Cấu tạo khối xét ưu tiên cho Wayl.52: Ký hiệu khối xét ưu tiên cho Wayl.53: Cấu tạo khối xét ưu tiên cho WWay2.54: Ký hiệu khối xét ưu tiên cho Way2.--¿-©5¿©2+c22++cxc2cxsrxrrreerer 60 Hình 3.55: Cấu tạo khối xét ưu tiên cho Way3.---2-©2¿2+2cx2Exvzxeerxrsrxrre 61 Hình 3.56: Ký hiệu khối xét ưu tiên cho Way3.57: Cấu tạo khối cập nhật độ ưu tiên FIFO.58: Ký hiệu khối cập nhật độ ưu tiên FIFO.-- 2 255 s+cx+csz£sse2 62 Hình 3.59: Minh hoạ sơ đồ 4 trạng thái của Bộ điều khiển Cache.1: Mô tả các trường hợp kiểm tra khi CPU truy xuất Cache mức l.2: Mô tả các trường hợp kiểm tra khi Cache mức 1 truy xuất Cache mức 268 Hình 4.3: Các bước xử lý ghi Miss Clean CPU-LI, LI-L2.4: Kết quả mô phỏng Timing - ghi CPU-L1 Miss Clean, LI-L⁄2.5: Mô ta dữ liệu trong bộ nhớ chính .6: Mô ta dữ liệu sau khi sao chép lên Cache 2 mc. ee eee -s«++<+ 71 Hình 4.7: Các bước xử ly đọc Miss clean CPU-L1, L1-L2 .8: Kết quả mô phỏng Timing — Read Hit LI.9: Mô tả dữ liệu trong bộ nhớ chính .-- -¿-- + s+sx++x£sv£sveeseeeeesessee 73 Hình 4.10: Mô ta dữ liệu sau khi sao chép lên Cache 2 mức.11: Các bước xử lý ghi Miss Dirty CPU-LI, Miss Clean L1-L2.12: Kết quả mô phỏng Timing Miss Dirty CPU-L1, Miss Clean L1-L2.13: Mô ta dữ liệu trong bộ nhớ chính: .-- ---- 5 55s *+sk+seeeseerseeers 76 Hình 4.14: Mô ta dữ liệu sau khi ghi Miss Dirty CPU-L1 và L1-L2 .15: Mô ta dữ liệu sau ghi sao chép lên Cache 2 mức.16: Các bước thực hiện ghi Miss Dirty ca hai CPU-L1, L1-L2.17: Kết quả mô phỏng Timing ghi Miss Dirty CPU-L1, L1-L2.18: Mô ta dữ liệu sau khi sao chép lên Cache 2 mức.19: Kết quả kiểm tra các khối dữ liệu đã truy xuất trước đó .