Thiết Kế Bộ Xử Lý Kiến Trúc RISC-V Hỗ Trợ Chế Độ Giám Sát | Khóa Luận Tốt Nghiệp Kỹ Thuật Máy Tính

• Tác giả: An Xuân Tuấn
• Người hướng dẫn: TS. Đoàn Duy
• Trường học: Đại học Quốc Gia TP. Hồ Chí Minh - Trường Đại học Công nghệ Thông tin
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết kế bộ xử lý kiến trúc RISC-V hỗ trợ chế độ giám sát
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2021
• Địa điểm: TP. Hồ Chí Minh

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI
• 1.1. Tổng quan tình hình nghiên cứu
• 1.2. Tình hình nghiên cứu ngoài nước
• 1.3. Tình hình nghiên cứu trong nước
• 1.4. Mục tiêu đề tài
• 1.4.1. Mục tiêu tổng quát
• 1.4.2. Mục tiêu chi tiết
• 1.5. Phương pháp nghiên cứu
• 2. CHƯƠNG 2: ĐỊNH NGHĨA BỘ XỬ LÝ
• 2.1. Bộ xử lý hai chế độ
• 2.2. Trạng thái hoạt động của bộ xử lý
• 2.3. Cấu trúc các lệnh thuộc kiến trúc tập lệnh RISC-V
• 2.4. Chức năng các lệnh thuộc kiến trúc tập lệnh RISC-V
• 3. CHƯƠNG 3: THIẾT KẾ HỆ THỐNG
• 3.1. Thiết kế hệ thống tổng quát
• 3.2. Thiết kế hệ thống chi tiết
• 3.2.1. Khối Control Unit
• 3.2.2. Khối Program Counter
• 3.2.3. Khối Instruction Memory
• 3.2.4. Khối Register File
• 3.2.5. Khối Immediate Generation
• 3.2.6. Khối Data Memory
• 3.2.7. Khối Reason Exception
• 3.2.8. Khối Stack
• 3.2.9. Khối System Register File
• 3.2.10. Khối PC_handling_exc_addr
• 3.2.11. Khối PC_return_addr
• 4. CHƯƠNG 4: MÔ PHỎNG VÀ ĐÁNH GIÁ KẾT QUẢ
• 4.1. Giai đoạn pre-synthesis
• 4.2. Giai đoạn post-synthesis
• 4.3. Giai đoạn hiện thực trên FPGA
• 4.4. Kiểm tra test case ở giai đoạn pre-synthesis và post synthesis
• 4.5. Bổ sung test case kiểm tra FPGA
• 4.6. So sánh kết quả thực thi ba giai đoạn mô phỏng
• 4.7. So sánh kết quả với các nghiên cứu đã thực hiện
• KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

I. Thiết kế bộ xử lý

Thiết kế bộ xử lý là trọng tâm của khóa luận này. Bộ xử lý được thiết kế dựa trên kiến trúc RISC-V, một kiến trúc tập lệnh mở và linh hoạt. Mục tiêu chính là tạo ra một bộ xử lý hỗ trợ chế độ giám sát, cho phép xử lý các ngoại lệ và quản lý hệ thống hiệu quả. Bộ xử lý này được thiết kế để thực thi 37 lệnh cơ bản của kiến trúc RV32I, lệnh ECALL và 7 lệnh hệ thống khi hoạt động ở chế độ giám sát. Quá trình thiết kế tập trung vào việc tối ưu hóa hiệu suất và đảm bảo tính ổn định của hệ thống.

1.1. Kiến trúc RISC V

Kiến trúc RISC-V là nền tảng chính của bộ xử lý. Kiến trúc này được chọn vì tính mở và khả năng tùy biến cao. Bộ xử lý được thiết kế để hỗ trợ chế độ giám sát, cho phép quản lý các ngoại lệ và thực thi các lệnh hệ thống. Kiến trúc này cũng hỗ trợ chế độ người dùng, nơi các ứng dụng thông thường được thực thi. Sự kết hợp giữa hai chế độ này giúp bộ xử lý hoạt động linh hoạt và hiệu quả trong nhiều tình huống khác nhau.

1.2. Chế độ giám sát

Chế độ giám sát là một tính năng quan trọng của bộ xử lý. Chế độ này cho phép bộ xử lý quản lý các ngoại lệ và thực thi các lệnh hệ thống. Khi xảy ra ngoại lệ, bộ xử lý sẽ chuyển sang chế độ giám sát để xử lý sự cố. Sau khi xử lý xong, bộ xử lý sẽ trở về chế độ người dùng hoặc tiếp tục ở chế độ giám sát tùy thuộc vào tình huống. Chế độ giám sát cũng hỗ trợ các lệnh như SRET để quay lại chế độ người dùng sau khi xử lý ngoại lệ.

II. Khóa luận tốt nghiệp kỹ thuật máy tính

Khóa luận này là một phần của chương trình kỹ thuật máy tính tại Đại học Công nghệ Thông tin. Nghiên cứu tập trung vào việc thiết kế và triển khai một bộ xử lý RISC-V hỗ trợ chế độ giám sát. Khóa luận không chỉ đóng góp vào lý thuyết mà còn có giá trị thực tiễn cao, giúp sinh viên áp dụng kiến thức vào thực tế. Quá trình nghiên cứu bao gồm việc phân tích, thiết kế, mô phỏng và thử nghiệm trên phần cứng thực tế.

2.1. Mục tiêu nghiên cứu

Mục tiêu chính của khóa luận là thiết kế một bộ xử lý RISC-V hỗ trợ chế độ giám sát. Bộ xử lý phải thực thi được 37 lệnh cơ bản của kiến trúc RV32I, lệnh ECALL và 7 lệnh hệ thống. Ngoài ra, bộ xử lý cần xử lý được các ngoại lệ như software interrupt, timer interrupt và các lệnh không hợp lệ. Khóa luận cũng đặt mục tiêu đánh giá hiệu suất của bộ xử lý thông qua các giai đoạn mô phỏng và thử nghiệm trên FPGA.

2.2. Phương pháp nghiên cứu

Phương pháp nghiên cứu bao gồm việc tìm hiểu lý thuyết về kiến trúc RISC-V, phân tích các trạng thái hoạt động của bộ xử lý, và thiết kế hệ thống dựa trên luồng thiết kế FPGA. Quá trình mô phỏng được thực hiện trên ModelSim và Quartus để kiểm tra chức năng và thời gian thực thi của bộ xử lý. Cuối cùng, bộ xử lý được thử nghiệm trên phần cứng FPGA để đánh giá hiệu suất thực tế.

III. Hệ thống giám sát

Hệ thống giám sát là một phần không thể thiếu trong thiết kế bộ xử lý. Hệ thống này giúp quản lý các ngoại lệ và đảm bảo tính ổn định của hệ thống. Khi xảy ra ngoại lệ, bộ xử lý sẽ chuyển sang chế độ giám sát để xử lý sự cố. Hệ thống giám sát cũng hỗ trợ các lệnh hệ thống như SRET để quay lại chế độ người dùng sau khi xử lý ngoại lệ. Thiết kế hệ thống giám sát đòi hỏi sự phân tích kỹ lưỡng và tối ưu hóa để đảm bảo hiệu suất và độ tin cậy.

3.1. Xử lý ngoại lệ

Xử lý ngoại lệ là một chức năng quan trọng của hệ thống giám sát. Khi xảy ra ngoại lệ, bộ xử lý sẽ lưu lại trạng thái hiện tại, xác định nguyên nhân và độ ưu tiên của ngoại lệ, sau đó tiến hành xử lý. Quá trình xử lý ngoại lệ bao gồm việc chuyển sang chế độ giám sát, thực thi các lệnh hệ thống cần thiết, và trở về chế độ người dùng hoặc tiếp tục ở chế độ giám sát. Hệ thống giám sát cũng hỗ trợ việc xử lý các ngoại lệ xảy ra trong quá trình xử lý ngoại lệ.

3.2. Tối ưu hóa hiệu suất

Tối ưu hóa hiệu suất là một yếu tố quan trọng trong thiết kế hệ thống giám sát. Bộ xử lý được thiết kế để giảm thiểu độ trễ và tăng tốc độ xử lý các ngoại lệ. Các tín hiệu điều khiển trong khối Control Unit được thiết kế theo dạng case (cấu trúc của một con mux) để cải thiện hiệu suất làm việc của bộ xử lý. Quá trình mô phỏng và thử nghiệm trên FPGA giúp đánh giá và tối ưu hóa hiệu suất của hệ thống giám sát.