Giới thiệu dự án

Trong bối cảnh bùng nổ của các thiết bị Internet of Things (IoT) và hệ thống nhúng thông minh, an toàn phần cứng và khả năng cô lập đặc quyền trở thành yêu cầu sống còn. Theo các báo cáo kỹ thuật vi kiến trúc bán dẫn, hơn 70% các lỗ hổng khai thác bộ nhớ và thực thi mã độc trong hệ thống nhúng bắt nguồn từ việc vi xử lý thiếu cơ chế phân tách không gian bộ nhớ và chế độ đặc quyền phần cứng (Privilege Modes). Kiến trúc tập lệnh mở RISC-V (Reduced Instruction Set Computer V) nổi lên như một giải pháp chuẩn hóa toàn cầu, cho phép tùy biến linh hoạt nhưng vẫn đảm bảo tính tương thích phần mềm sâu rộng.

Đồ án tốt nghiệp "Thiết kế bộ xử lý kiến trúc RISC-V hỗ trợ chế độ giám sát" (Design a RISC-V Based Processor with Supervisor Mode) do sinh viên An Xuân Tuấn thực hiện dưới sự hướng dẫn của TS. Đoàn Duy tại Khoa Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin – ĐHQG-HCM, giải quyết triệt để bài toán thiếu hụt cơ chế bảo mật phần cứng trên các lõi vi xử lý học thuật và công nghiệp quy mô nhỏ.

+-----------------------------------------------------------------------+
|                      MÔ HÌNH PHÂN LỚP ĐẶC QUYỀN                       |
+-----------------------------------------------------------------------+
|  [User Mode (UM)]        -> Ứng dụng người dùng (Application/ABI)     |
|         |                                                             |
|         v (ECALL / Exceptions / Hardware Interrupts)                  |
|  [Supervisor Mode (SM)]  -> Hệ điều hành / Kernel (SBI / SEE Handler) |
+-----------------------------------------------------------------------+

Vấn đề kỹ thuật cốt lõi (Problem Statement)

Đa số các thiết kế vi xử lý 32-bit mã nguồn mở phục vụ nghiên cứu hiện nay chỉ hoạt động ở Chế độ Người dùng (User Mode - UM) đơn nhất hoặc thiếu vắng khối quản lý ngoại lệ phần cứng chuẩn hóa theo tài liệu RISC-V Privileged Architecture. Khi xảy ra xung đột bộ nhớ, ngắt thời gian thực hoặc lệnh gọi hệ thống, lõi xử lý không thể bảo lưu ngữ cảnh an toàn, dẫn đến nguy cơ treo hệ thống hoặc leo thang đặc quyền trái phép.

Mục tiêu dự án

  1. Hiện thực hóa vi kiến trúc RV32I chuẩn: Thiết kế bộ xử lý 32-bit đơn chu kỳ (Single-Cycle) hỗ trợ toàn diện 37 lệnh cơ bản RV32I thuộc các định dạng R-type, I-type, S-type, SB-type, U-type, UJ-type và lệnh môi trường ECALL.
  2. Tích hợp Chế độ Giám sát (Supervisor Mode - SM): Bổ sung tập 7 lệnh truy cập thanh ghi điều khiển hệ thống (Control and Status Registers - CSR) bao gồm SRET, CSRRW, CSRRS, CSRRC, CSRRWI, CSRRSI, CSRRCI.
  3. Hiện thực hóa hệ thống xử lý ngoại lệ và ngắt đa mức: Tự động nhận diện và xử lý 4 nhóm ngoại lệ: Software Interrupt, Timer Interrupt, Illegal Instructions và Environment Calls với cơ chế phân định độ ưu tiên phần cứng.
  4. Đánh giá trên chu trình thiết kế Altera FPGA Design Flow: Kiểm thử chức năng (Pre-synthesis), kiểm tra thời gian/độ trễ vật lý (Post-synthesis) trên Quartus II/ModelSim và nạp thực nghiệm lên kit Altera DE2 (FPGA Cyclone II).

Phạm vi và giới hạn (Scope & Limitations)

  • Kiến trúc: Vi xử lý đơn chu kỳ (Single-Cycle Core), 32-bit datapath, tập lệnh RV32I kết hợp Supervisor Extension.
  • Ngoại lệ hỗ trợ: Xử lý 4 loại ngắt/ngoại lệ phần cứng cơ bản, hỗ trợ lưu vết ngữ cảnh lồng nhau thông qua khối Stack phần cứng chuyên biệt.
  • Nền tảng triển khai: Thiết kế trên ngôn ngữ mô tả phần cứng Verilog HDL, tổng hợp trên Intel/Altera Quartus II, mô phỏng ModelSim và kiểm chứng trên bo mạch FPGA DE2.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Tiêu chí phân tích Giải pháp Pinto & Garlati (2019) [1] Đề tài MIPS32 UIT (2018) [2] Thiết kế RISC-V Supervisor (Đề tài)
Kiến trúc tập lệnh RISC-V MultiZone Security MIPS32 Release 1 RISC-V RV32I Privileged
Chế độ hoạt động Giới hạn User-Mode Interrupts Đơn chế độ (User Mode) Đa chế độ: User Mode & Supervisor Mode
Tập lệnh hỗ trợ RV32I cơ bản 35 lệnh MIPS32 Pipeline 37 lệnh RV32I + ECALL + 7 lệnh CSR hệ thống
Xử lý ngoại lệ Giới hạn trong FreeRTOS Wrapper Không hỗ trợ xử lý ngoại lệ Hardware Exception Engine + Priority Arbiter
Bảo lưu ngữ cảnh lồng Phần mềm (Software Stack) Không hỗ trợ Khối Stack phần cứng (Hardware Stack Module)

Phân tích yêu cầu hệ thống theo mô hình MoSCoW

  • Must Have (Bắt buộc): Thực thi đầy đủ 37 lệnh RV32I, lệnh ECALL, 7 lệnh CSR; chuyển đổi mượt mà giữa User Mode và Supervisor Mode; khối phần cứng bắt Timer Interrupt.
  • Should Have (Nên có): Khối trọng tài phân xử ưu tiên (Priority Unit) giải quyết tranh chấp ngắt đồng chu kỳ; khối Stack phần cứng lưu trữ sepc và sstatus.
  • Could Have (Có thể mở rộng): Cơ chế dịch địa chỉ ảo (Sv32 MMU / Page Table Walk), hỗ trợ User-level Trap Vectoring.
  • Won't Have (Chưa thực hiện đợt này): Cấu trúc Pipeline 5 giai đoạn, tập lệnh dấu chấm động RV32F, chế độ Machine Mode (M-Mode).

Thiết kế hệ thống

Ngăn xếp công nghệ và thông số kỹ thuật

  • Ngôn ngữ mô tả phần cứng: Verilog-HDL (IEEE 1364-2001 Standard).
  • Môi trường tổng hợp & EDA: Intel Quartus II v13.0sp1 Web Edition / Altera Design Flow.
  • Công cụ mô phỏng: ModelSim-Altera Starter Edition v10.1d.
  • Phần cứng mục tiêu: Altera Cyclone II EP2C35F672C6 FPGA trên kit phát triển Terasic DE2.
  • Cấu trúc CSR chuẩn hóa:
    • sstatus (Supervisor Status): Quản lý bit kích hoạt ngắt cục bộ SIE (Supervisor Interrupt Enable) và bit bảo lưu đặc quyền SPP (Supervisor Previous Privilege).
    • sepc (Supervisor Exception Program Counter): Lưu địa chỉ lệnh bị ngắt để phục hồi.
    • scause (Supervisor Cause): Mã hóa nguyên nhân sinh ra ngắt/ngoại lệ (Interrupt bit + Exception Code).
    • stvec (Supervisor Trap Vector Base Address): Chứa vector địa chỉ cơ sở của chương trình xử lý ngắt (ISR).
    • sip (Supervisor Interrupt Pending) & sie (Supervisor Interrupt Enable): Quản lý cờ báo và mặt nạ cho Software/Timer Interrupts.
Cấu trúc thanh ghi điều khiển sstatus (32-bit):
+-----------------------------------------------------------------------+
| 31 (SD) | ... | 8 (SPP) | 7...6 (WPRI) | 5 (SPIE) | 1 (SIE) | 0 (WPRI)|
+-----------------------------------------------------------------------+
- SPP (Supervisor Previous Privilege): Ghi nhớ chế độ thực thi trước ngắt (0: User, 1: Supervisor).
- SIE (Supervisor Interrupt Enable): Bật (1) hoặc tắt (0) toàn bộ ngắt ở chế độ Giám sát.

Phương pháp nghiên cứu và quy trình phát triển

Dự án áp dụng quy trình thiết kế phần cứng Altera FPGA Design Flow nghiêm ngặt gồm 4 giai đoạn logic:

[Phân tích kiến trúc & Tập lệnh] 
[Mô tả RTL Verilog HDL (RTL Level Design)] 
[Mô phỏng chức năng Pre-Synthesis (ModelSim Functional Waveform)]
[Tổng hợp Logic & Tối ưu Timing (Quartus II Synthesis & Fitter)]
[Phân tích Timing & Trễ vật lý Post-Synthesis (Gate-Level Simulation)]
[Hiện thực hóa & Kiểm thử phần cứng (Altera DE2 Cyclone II FPGA)]

Implementation và kết quả

Quy trình phát triển và chi tiết hiện thực

Vi xử lý được cấu trúc hóa thành các module phần cứng độc lập, tối ưu hóa đường truyền dữ liệu (critical path) bằng cách sử dụng kiến trúc ghép kênh giải mã tập trung (case-mux structure) trong khối Control Unit.

Danh mục các khối chức năng chính

  1. Khối Timer (4-bit Auto-reload Timer): Bộ đếm chu kỳ từ 4'd0 đến 4'd15. Khi đạt giá trị 15, kích hoạt cờ inter_timer = 1'b1. Hỗ trợ chế độ nạp trực tiếp giá trị khởi tạo qua bus data_timer.
  2. Khối Priority Arbiter: Mạch tổ hợp giải mã độ ưu tiên ngắt theo thứ tự cố định: $$\text{Software Interrupt} > \text{Timer Interrupt} > \text{Illegal Instruction} > \text{Environment Call (ECALL)}$$
  3. Khối Stack phần cứng (Hardware Stack): Cấu trúc bộ nhớ LIFO chuyên dụng lưu trữ trạng thái của sepc và sstatus khi xảy ra ngắt lồng nhau (Nested Interrupts), đảm bảo phục hồi ngữ cảnh chính xác tuyệt đối mà không cần can thiệp từ bộ nhớ RAM bên ngoài.
  4. Khối CSR File & ALU Control: Thực thi các phép biến đổi bit trên thanh ghi trạng thái với các thao tác Atomic Read/Write thông qua 6 lệnh CSRRW(I), CSRRS(I), CSRRC(I).

Đoạn mã Verilog hiện thực cơ chế giải mã lệnh CSR và điều khiển hệ thống

Dưới đây là cấu trúc RTL mô tả giải mã điều khiển cho nhóm lệnh hệ thống và chuyển chế độ:

// Trích đoạn logic giải mã Control Unit cho nhóm lệnh CSR và chuyển chế độ
always @(*) begin
    // Thiết lập giá trị mặc định cho toàn bộ tín hiệu điều khiển
    write_sys_regs   = 1'b0;
    write_sepc_sig   = 1'b0;
    write_scause_sig = 1'b0;
    write_status_sig = 1'b0;
    pop_sig          = 1'b0;
    push_sig         = 1'b0;

    case (opcode)
        7'b1110011: begin // Opcode SYSTEM (ECALL, SRET, CSR Operations)
            case (funct3)
                3'b000: begin
                    if (funct7 == 7'b0000000 && inp_ctr_unit == 5'b00000) begin
                        // Thực thi lệnh ECALL: Chuyển sang Supervisor Mode, kích hoạt Trap
                        push_sig         = 1'b1; // Lưu ngữ cảnh hiện tại vào Hardware Stack
                        write_sepc_sig   = 1'b1; // sepc <= PC hiện tại
                        write_scause_sig = 1'b1; // scause <= Nguyên nhân ngoại lệ ECALL
                        write_status_sig = 1'b1; // Cập nhật SPP <= cur_mode, SIE <= 0
                    end
                    else if (funct7 == 7'b0001000 && inp_ctr_unit == 5'b00000) begin
                        // Thực thi lệnh SRET: Trở về chế độ trước đó
                        pop_sig          = 1'b1; // Khôi phục ngữ cảnh từ Hardware Stack
                        write_status_sig = 1'b1; // Khôi phục SIE <= SPIE, cur_mode <= SPP
                    end
                end
                3'b001, 3'b010, 3'b011, // CSRRW, CSRRS, CSRRC
                3'b101, 3'b110, 3'b111: begin // CSRRWI, CSRRSI, CSRRCI
                    if (cur_mode == 1'b1) begin // Chỉ cho phép thực thi ở Supervisor Mode
                        write_sys_regs = 1'b1;
                    end
                end
                default: ;
            endcase
        end
        default: ;
    endcase
end

Kiểm thử và đánh giá hiệu năng (Testing & Validation)

Hệ thống được kiểm thử toàn diện qua 3 giai đoạn mô phỏng và đo kiểm thực tế trên chip:

+--------------------------------------------------------------------------+
|                  KẾT QUẢ PHÂN TÍCH TIMING TRÊN QUARTUS II                |
+--------------------------------------------------------------------------+
|  Metric                   | Giá trị đo đạc / Đánh giá                    |
+---------------------------+----------------------------------------------+
|  Worst-case Setup Slack   | +2.184 ns (Đạt chuẩn Timing Closure)         |
|  Worst-case Hold Slack    | +0.652 ns (Không xảy ra vi phạm Hold Time)   |
|  Tần số hoạt động cực đại | f_max = 52.41 MHz (Single-Cycle Datapath)    |
|  Logic Elements (LEs)     | ~3,420 LEs trên Cyclone II EP2C35F672C6      |
+--------------------------------------------------------------------------+

Kiểm thử chức năng thực thi (Functional Verification Summary):
- Test case 1: Toàn bộ 37 lệnh RV32I (R-type, I-type, Load/Store, Branch/Jump) -> PASS 100%
- Test case 2: Lệnh ghi/đọc thanh ghi CSR ở User Mode -> Bị chặn, sinh ngoại lệ Illegal Inst -> PASS
- Test case 3: Phát sinh Timer Interrupt khi bộ đếm = 15 -> Core nhảy chính xác đến ISR vector -> PASS
- Test case 4: Xảy ra đồng thời Software Interrupt và Timer Interrupt -> Software Interrupt xử lý trước -> PASS
- Test case 5: Thực thi lệnh SRET -> Trở về đúng địa chỉ sepc và khôi phục cờ trạng thái -> PASS

+-----------------------------------------------------------------------+
|     DẠNG SÓNG KIỂM THỬ KHỐI TIMER VÀ BẮT NGOẠI LỆ (MODELSIN WAVE)     |
+-----------------------------------------------------------------------+
| clk           : _/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_/‾\_ |
| Timer_Count   :  11 | 12 | 13 | 14 | 15 |  0 |  1 |  2 |  3 |  4 |    |
| inter_timer   : ___________________/‾‾‾‾\____________________________ |
| cur_mode      : 0 (User Mode)       | 1 (Supervisor Mode - ISR)       |
| PC            : 0x0040 | 0x0044    | 0x0100 (Trap_Handler Address)   |
| sepc          : 0x0000             | 0x0044 (Lưu địa chỉ lệnh kế)    |
| scause        : 0x0000             | 0x80000005 (Timer Interrupt)    |
+-----------------------------------------------------------------------+

Đổi mới và đóng góp

Các cải tiến kỹ thuật đột phá

  1. Kiến trúc phân xử ưu tiên phần cứng (Single-Cycle Hardware Priority Resolver): Thay vì sử dụng vòng lặp phần mềm tốn kém hàng chục chu kỳ lệnh để đọc cờ ngắt, khối Priority xác định và đưa mã nguyên nhân vào thanh ghi scause chỉ trong đúng 1 chu kỳ xung clock.
  2. Khối Stack phần cứng chuyên biệt cho ngữ cảnh ngắt: Giải quyết bài toán nghẽn bus bộ nhớ chính khi xử lý ngoại lệ lồng nhau, giúp giảm thời gian trễ lưu/phục hồi ngữ cảnh (Context Switching Latency) xuống 0 chu kỳ truy xuất bus ngoài.
  3. Mạch giải mã Control Unit dạng Case tối ưu: Bố trí mạch tổ hợp phân giải trạng thái dựa trên bộ ghép kênh tập trung, giảm diện tích cổng logic và tăng xung nhịp cực đại $f_{max}$ của lõi đơn chu kỳ lên mức 52.41 MHz trên công nghệ FPGA 90nm cũ của Altera Cyclone II.
+-----------------------------------------------------------------------------+
|             BẢNG SO SÁNH ĐÓNG GÓP KỸ THUẬT VỚI CÁC CÔNG TRÌNH KHÁC           |
+-----------------------------------------------------------------------------+
| Tiêu chí                     | MIPS32 UIT (2018)  | RISC-V Đề tài (2021)    |
+------------------------------+--------------------+-------------------------+
| Hỗ trợ Privileged Mode       | Không (Chỉ UM)     | Có (User + Supervisor)  |
| Khả năng mở rộng OS          | Không thể chạy OS  | Sẵn sàng cho FreeRTOS   |
| Xử lý Exception/Interrupt    | 0% (Không hỗ trợ)  | 100% bằng phần cứng     |
| Thời gian phản hồi ngắt      | Không áp dụng      | 1 Chu kỳ Clock          |
+-----------------------------------------------------------------------------+

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Hệ thống điều khiển công nghiệp & IoT Edge an toàn: Sử dụng vi xử lý làm lõi điều khiển chạy các ứng dụng thu thập dữ liệu ở Chế độ Người dùng (UM), trong khi các tác vụ nhạy cảm như cập nhật firmware, giao tiếp mạng mã hóa và quản lý ngắt được cô lập hoàn toàn ở Chế độ Giám sát (SM).
  • Hệ điều hành nhúng thời gian thực (RTOS Platform): Cung cấp nền tảng phần cứng tương thích trực tiếp với giao diện SBI/SEE của hệ điều hành FreeRTOS hoặc Zephyr OS, giúp sinh viên và kỹ sư nghiên cứu phát triển nhân hệ điều hành nhúng.
Kế hoạch triển khai phần cứng trên FPGA DE2 Kit:
[Mã nguồn RTL Verilog] 
                       - 18 Switches (Nhập dữ liệu Data/Control)
                       - 4 Push Buttons (Clock thủ công, Reset, Load)
                       - 8 LED 7 đoạn & 18 Red LEDs (Hiển thị PC, ALU_Out, CSR status)

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Kiến trúc xử lý đơn chu kỳ (Single-Cycle) có đường trễ giải mã kết hợp tính toán ALU kéo dài, hạn chế xung nhịp tối đa so với kiến trúc phân tầng đường ống (Pipelined).
  • Chưa tích hợp khối quản lý bộ nhớ phân trang (MMU - Memory Management Unit) với cơ chế dịch địa chỉ ảo Sv32, khiến hệ thống chưa thể chạy các bản phân phối Linux đầy đủ.
  • Bộ nhớ lệnh và dữ liệu còn sử dụng cấu trúc khối logic On-chip BRAM phân tán, chưa có bộ nhớ đệm Cache (L1 I-Cache / D-Cache).

Hướng phát triển tiếp theo

  • Nâng cấp vi kiến trúc lên Pipelined 5 tầng (IF - ID - EX - MEM - WB) kết hợp kỹ thuật Forwarding và Hazard Detection Unit.
  • Hiện thực hóa đầy đủ chuẩn đặc quyền 3 mức: User Mode (U) - Supervisor Mode (S) - Machine Mode (M) theo đúng tài liệu chuẩn RISC-V Privileged ISA v1.12.
  • Tích hợp giao tiếp bus tiêu chuẩn công nghiệp AMBA AXI4 / APB để kết nối các ngoại vi phức tạp như UART, SPI, Ethernet Controller.

Đối tượng hưởng lợi

+--------------------------------------------------------------------------+
|                         GIÁ TRỊ MANG LẠI CHO CỘNG ĐỒNG                   |
+--------------------------------------------------------------------------+
|  Sinh viên Kỹ thuật Máy tính / Điện tử:                                  |
|  - Tài liệu tham khảo toàn diện về vi kiến trúc RISC-V RTL bằng Verilog. |
|  - Trực quan hóa cơ chế chuyển tầng đặc quyền và xử lý ngắt phần cứng.   |
+--------------------------------------------------------------------------+
|  Kỹ sư thiết kế SoC & Hệ thống nhúng:                                    |
|  - Module phần cứng Priority Arbiter và CSR File có thể tái sử dụng ngay.|
|  - Nắm vững chu trình kiểm thử FPGA Design Flow chuẩn công nghiệp.       |
+--------------------------------------------------------------------------+
|  Nhà nghiên cứu An toàn phần cứng:                                       |
|  - Nền tảng lõi mở (Open Core) để thử nghiệm các cơ chế phòng chống tấn  |
|    công leo thang đặc quyền (Privilege Escalation Attacks) trên phần cứng|
+--------------------------------------------------------------------------+

Câu hỏi thường gặp

1. Yêu cầu hệ thống phần cứng và công cụ để triển khai đồ án là gì?

Cần máy tính cá nhân chạy hệ điều hành Windows hoặc Linux cài đặt phần mềm Intel/Altera Quartus II (khuyến nghị phiên bản 13.0sp1 Web Edition tương thích dòng chip Cyclone II) và phần mềm mô phỏng ModelSim. Bo mạch phần cứng mục tiêu là Terasic Altera DE2 Development Board.

2. Sự khác biệt cốt lõi giữa lệnh ECALL và lệnh SRET là gì?

ECALL (Environment Call) được thực thi từ Chế độ Người dùng để yêu cầu một dịch vụ hệ thống từ Chế độ Giám sát (sinh ngoại lệ đồng bộ, lưu sepc = PC, chuyển cur_mode = 1). Ngược lại, SRET (Supervisor Return) được thực thi ở Chế độ Giám sát sau khi chương trình xử lý ngắt hoàn tất để khôi phục ngữ cảnh phần cứng và trả vi xử lý về Chế độ Người dùng (PC = sepc, cur_mode = SPP).

3. Tại sao bộ xử lý cần khối Stack phần cứng (Hardware Stack) thay vì dùng RAM?

Khi ngắt xảy ra lồng nhau liên tiếp trong lúc nhân hệ điều hành đang xử lý ngắt trước đó, việc ghi trạng thái sepc và sstatus vào RAM ngoài sẽ gây chậm trễ nhiều chu kỳ bus. Khối Stack phần cứng chuyên biệt hoạt động dạng LIFO ngay bên trong lõi cho phép lưu trữ và khôi phục trạng thái tức thì trong 1 chu kỳ xung nhịp.

4. Vi xử lý xử lý thế nào khi xảy ra hai ngoại lệ trong cùng một chu kỳ clock?

Khối Priority Arbiter sẽ phân xử logic tự động theo thứ tự ưu tiên: Software Interrupt > Timer Interrupt > Illegal Instruction > ECALL. Ngoại lệ có độ ưu tiên cao nhất sẽ được xử lý trước, trạng thái của ngoại lệ còn lại được ghi nhận vào hàng đợi hoặc cờ Pending (sip) để xử lý ở chu kỳ tiếp theo.

5. Thiết kế này có thể chạy trực tiếp hệ điều hành nhúng FreeRTOS không?

Có. Vi kiến trúc đã hỗ trợ tập lệnh RV32I, bộ định thời Timer Interrupt và các thanh ghi đặc quyền Supervisor (sstatus, sepc, stvec, scause). Để chạy FreeRTOS, lập trình viên chỉ cần cấu hình port layer của FreeRTOS tương thích với cấu trúc vector ngắt và bản đồ địa chỉ thanh ghi CSR của lõi.

Kết luận

Đồ án "Thiết kế bộ xử lý kiến trúc RISC-V hỗ trợ chế độ giám sát" là một công trình nghiên cứu ứng dụng mẫu mực trong lĩnh vực Kỹ thuật Máy tính và Thiết kế Vi mạch. Bằng việc phân tích sâu sắc cấu trúc vi kiến trúc, nhóm tác giả đã hiện thực hóa thành công lõi xử lý 32-bit hoàn chỉnh, đáp ứng 100% khả năng thực thi 37 lệnh RV32I, lệnh môi trường ECALL, 7 lệnh hệ thống CSR cùng cơ chế phân xử 4 loại ngắt/ngoại lệ phần cứng an toàn.

Kết quả kiểm thử trên công cụ ModelSim, phân tích timing trên Quartus II ($f_{max} = 52.41\text{ MHz}$) và hiện thực hóa thành công trên bo mạch Altera Cyclone II FPGA là minh chứng vững chắc cho tính khả thi và độ tin cậy của thiết kế. Đề tài mở ra nền tảng vững chắc cho các nghiên cứu tiếp theo về vi kiến trúc đa tầng (Pipelining), quản lý bộ nhớ ảo (MMU) và hiện thực hóa các dòng chip SoC bảo mật cao "Make in Vietnam".