Giới thiệu dự án

Trong kỷ nguyên bùng nổ của trí tuệ nhân tạo (AI), học máy (Machine Learning) và tính toán hiệu năng cao (HPC), nhu cầu về băng thông kết nối nội bộ giữa bộ vi xử lý trung tâm (CPU), bộ xử lý đồ họa (GPU), bộ xử lý dữ liệu (DPU) và bộ nhớ mở rộng đang tăng trưởng theo cấp số nhân. Chuẩn giao tiếp PCI Express 5.0 (PCIe 5.0) được tổ chức PCI-SIG công bố mang lại bước đột phá với tốc độ truyền dữ liệu lên đến 32 GT/s (Gigatransfers per second) trên mỗi làn (lane), tăng gấp đôi so với PCIe 4.0 (16 GT/s) và gấp bốn lần so với PCIe 3.0 (8 GT/s). Đồng thời, chuẩn CXL (Compute Express Link) xây dựng trên nền tảng vật lý của PCIe 5.0 cho phép chia sẻ tài nguyên bộ nhớ gắn liền với độ trễ cực thấp.

Thực trạng ngành công nghiệp bán dẫn và thiết kế vi mạch tại Việt Nam hiện nay chủ yếu tập trung vào giai đoạn Back-end (Physical Design, Layout, DFT). Năng lực thiết kế Front-end ở mức chuyển đổi thanh ghi RTL (Register-Transfer Level) cho các giao thức phức tạp, tốc độ cao vẫn còn nhiều khoảng trống. Việc thiết kế một module Transaction Layer Modeling (TLM) tương thích PCIe 5.0 có khả năng hoạt động ở tần số xung nhịp cao (1.6 GHz), xử lý đa kênh dữ liệu và ghép nối liền mạch với lõi xử lý (Chip Core) thông qua chuẩn công nghiệp AMBA AXI4-Stream là một bài toán kỹ thuật cấp thiết.

+-------------------------------------------------------------------------------+
|                            SOC / ASIC ARCHITECTURE                            |
|                                                                               |
|  +--------------------+        +--------------------+        +-------------+  |
|  | CXL / PCIe Devices | <----> | TLM (TLMux + PCIe  | <----> |  CHIP CORE  |  |
|  | (CXL0..3 Interfaces|        |      Handler)      |        | (AXI-Stream)|  |
|  +--------------------+        +--------------------+        +-------------+  |
+-------------------------------------------------------------------------------+

Mục tiêu dự án

  1. Thiết kế kiến trúc RTL hoàn chỉnh cho module Transaction Layer Modeling (TLM) tuân thủ tiêu chuẩn kỹ thuật PCIe Base Specification 5.0 và CXL.
  2. Hiện thực hóa pipeline xử lý xung nhịp cao đạt tần số hoạt động danh định 1.6 GHz trên công nghệ bán dẫn ASIC.
  3. Phát triển cơ chế điều phối đa kênh (Multi-channel Arbiter) sử dụng thuật toán Round-Robin, tích hợp bộ chuyển đổi độ rộng bus (Bus Width Adaptation) linh hoạt giữa 512-bit (CXL0) và 256-bit (CXL1/2/3).
  4. Xây dựng cấu trúc Hybrid FIFO (Dual-Port SRAM kết hợp FIFO Adapt) nhằm triệt tiêu hoàn toàn 2 chu kỳ trễ (2-clock read latency) khi truy xuất bộ nhớ on-chip, bảo đảm luồng dữ liệu không bị nghẽn (zero-bubble throughput).
  5. Đóng gói và giải mã gói tin TLP (Transaction Layer Packet) chuẩn xác, ánh xạ các trường điều khiển sang cấu trúc dữ liệu giao tiếp AXI4-Stream (TUSER, TDATA, TVALID, TREADY, TLAST, TKEEP).
  6. Xác thực và tổng hợp logic trên bộ công cụ tiêu chuẩn công nghiệp Synopsys VCS, DVE và Synopsys RTL Architecture.

Phương pháp tiếp cận giải pháp

Giải pháp chia tách kiến trúc TLM thành hai phân hệ độc lập:

  • TLMux (Transaction Layer Multiplexing): Chịu trách nhiệm quản lý luồng dữ liệu thô, chuyển đổi bus 512-bit/256-bit, đệm dữ liệu vào SRAM FIFO, phân xử luồng bằng Round-Robin Mux và đóng/tách khung TLP Payload.
  • PCIe Handler (RX/TX PCIe Handler): Chịu trách nhiệm phân tích (parsing) và tạo dựng (constructing) các loại TLP Header (3DW/4DW), hỗ trợ các giao dịch Memory, I/O, Configuration, Completion, đồng thời chuyển đổi giao tiếp sang chuẩn AXI-Stream điều khiển Chip Core.

Kết quả kỳ vọng và Phạm vi

  • Băng thông mục tiêu: Đạt thông lượng đường truyền bão hòa với bus dữ liệu 512-bit tại 1.6 GHz.
  • Tính toàn vẹn dữ liệu: Cơ chế kiểm soát áp lực ngược (Back-pressure) điểm-tới-điểm (Point-to-Point) và đầu-cuối (End-to-End), tự động phục hồi kênh tắc nghẽn mà không gây thất thoát hay sai lệch bit dữ liệu.
  • Phạm vi nghiên cứu: Đề tài tập trung chuyên sâu vào tầng Transaction Layer (RTL Design) bằng ngôn ngữ SystemVerilog, không bao gồm tầng Data Link Layer (LCRC, ACK/NAK DLLP) và tầng Physical Layer (Analog SerDes PHY).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Tiêu chí kỹ thuật Generic AXI Bridge (Cũ) Standard PCIe IP Core (Vendor) Proposed TLM Architecture
Tính linh hoạt (Customizability) Thấp, cấu trúc cứng Rất thấp (Black-box IP mã hóa) Rất cao (Full RTL SystemVerilog)
Tần số hoạt động (Clock Target) 250 MHz - 500 MHz 500 MHz - 1.0 GHz 1.6 GHz Pipelined Datapath
Chuyển đổi độ rộng Bus đa kênh Cố định 128-bit/256-bit Hỗ trợ theo cấu hình cố định Tự động chuyển đổi 512b <-> 256b
Cơ chế đệm bộ nhớ Pure Register FIFO (Tốn diện tích) Vendor-specific Memory Wrapper Hybrid FIFO: Dual-Port SRAM + Adapt
Chi phí bản quyền (IP Licensing) Miễn phí (tự phát triển cơ bản) Rất cao ($100k - $300k/project) Tối ưu chi phí, tự chủ công nghệ

Yêu cầu hệ thống theo mô hình MoSCoW

  • Must have (Bắt buộc): Đóng gói/giải mã TLP Header 3DW/4DW; hỗ trợ Memory Read/Write, I/O, Cfg, Completion; hoạt động ở xung nhịp 1.6 GHz; giao tiếp AXI-Stream 512-bit; kiểm soát Back-pressure không làm mất gói tin.
  • Should have (Nên có): Cơ chế Round-Robin đa kênh độc lập; tự động giải phóng kênh nghẽn; bù trễ 2-clock đọc SRAM.
  • Could have (Có thể mở rộng): Hỗ trợ kiểm tra trường TLP Digest (TD) và TLP Poisoning (EP); tích hợp Local/End-to-End TLP Prefixes.
  • Won't have (Không triển khai trong giai đoạn này): Xử lý mã sửa sai nâng cao ECC/LCRC thuộc Data Link Layer; thiết kế mạch vật lý PHY PAM4.

Thiết kế hệ thống

Kiến trúc TLM kết nối trực tiếp với 4 kênh CXL Controller ở phía ngoại vi và Chip Core ở phía xử lý nội bộ.

                    +---------------------------------------+
                    |       TRANSACTION LAYER MODELING      |
                    |                                       |
[CXL0: 512-bit] <-> | +-------------+     +---------------+ | <-> [Core TX/RX]
[CXL1: 256-bit] <-> | |    TLMux    | <-> |  PCIe Handler | |     (AXI-Stream
[CXL2: 256-bit] <-> | | (FIFO, RRMux|     | (3DW/4DW Parse| |      512-bit)
[CXL3: 256-bit] <-> | |  Shift, Frm)|     |  & Generate)  | |
                    | +-------------+     +---------------+ |
                    +---------------------------------------+

Ngăn xếp công nghệ (Technology Stack)

  • Ngôn ngữ mô tả phần cứng: SystemVerilog (IEEE 1800-2017 standard).
  • Trình biên dịch & Mô phỏng: Synopsys VCS Compiler vT-2022.06, Synopsys DVE (Design and Verification Environment).
  • Công cụ tổng hợp logic (Synthesis): Synopsys RTL Architecture / Design Compiler vT-2022.03.
  • Giao tiếp Bus: CXL Custom Interface, AMBA AXI4-Stream Protocol v1.0.

Định nghĩa cấu trúc dữ liệu phần cứng (SystemVerilog Structs)

Để đồng nhất luồng dữ liệu trên đường truyền datapath 512-bit và 256-bit, hệ thống định nghĩa các kiểu dữ liệu đóng gói:

// Cấu trúc gói tin TLP 512-bit trên Datapath
typedef struct packed {
    logic [511:0] dat; // Dữ liệu payload hoặc payload + header
    logic [5:0]   nob; // Số lượng Byte hợp lệ (Number of Bytes: 1..64)
    logic         sop; // Start of Packet (Bắt đầu gói tin)
    logic         eop; // End of Packet (Kết thúc gói tin)
} tlp_t;

// Cấu trúc gói tin TLP 256-bit cho các cổng CXL1, CXL2, CXL3
typedef struct packed {
    logic [255:0] dat; // Dữ liệu 256-bit
    logic [4:0]   nob; // Số lượng Byte hợp lệ (1..32)
    logic         sop; // Start of Packet
    logic         eop; // End of Packet
} tlp256_t;

// Cấu trúc giải mã thông tin điều khiển TLP Header ánh xạ sang AXI-Stream TUSER
typedef struct packed {
    logic [1:0]  trans_typ;     // 2'b00: Memory, 2'b01: I/O, 2'b10: Cfg, 2'b11: Cpl
    logic        rw_req;        // 0: Write Request, 1: Read Request
    logic        add_req;       // 0: 3DW Header (32-bit addr), 1: 4DW Header (64-bit addr)
    logic [9:0]  tag;           // Tag identifier {T9, T8, Tag[7:0]}
    logic [2:0]  attr;          // Attributes {Attr2, Attr[1:0]}
    logic [2:0]  tc;            // Traffic Class (QoS)
    logic        lnf;           // Lightweight Notification
    logic        th;            // TLP Processing Hints
    logic        td;            // TLP Digest present
    logic        ep;            // Error Poisoned
    logic [1:0]  at;            // Address Translation
    logic [3:0]  lbe;           // Last Double Word Byte Enable
    logic [31:0] haddr;         // Upper 32-bit Address (dành cho 4DW)
    logic [29:0] laddr;         // Lower Address [31:2]
    logic [1:0]  ph;            // Processing Hint
    logic [15:0] req_id;        // Requester ID {Bus, Device, Function}
    logic [7:0]  bus_num;       // Bus Number
    logic [4:0]  dev_num;       // Device Number
    logic [2:0]  fcn_num;       // Function Number
    logic [2:0]  cpl_sta;       // Completion Status
    logic        cpl_bcm;       // Byte Count Modified
    logic [6:0]  cpl_laddr;     // Completion Lower Address
    logic [3:0]  cfg_xtreg_num; // Extended Register Number
    logic [5:0]  cfg_reg_num;   // Register Number
    logic [11:0] byte_cnt;      // Tổng số byte cần truyền
} mux_user_t;

typedef struct packed {
    mux_user_t user_info;
    logic      sop;
} user_info_t;

Phương pháp luận phát triển (Methodology)

Quy trình phát triển áp dụng mô hình V-Model cải tiến cho thiết kế vi mạch, kết hợp các chu kỳ lặp ngắn (Sprints) cho từng module RTL độc lập:

  1. Phân tích đặc tả (Specification Analysis): Bám sát tài liệu chuẩn PCI Express Base Specification 5.0 và AMBA AXI-Stream Protocol Specification.
  2. Thiết kế kiến trúc RTL (Microarchitecture & Coding): Phân rã khối, viết mã SystemVerilog theo chuẩn có thể tổng hợp (Synthesizable RTL).
  3. Mô phỏng chức năng (Functional Simulation): Kiểm thử đơn vị (Unit Test) và kiểm thử tích hợp hệ thống (Integration Test) với VCS/DVE.
  4. Tổng hợp Logic (Logic Synthesis & Timing Analysis): Đánh giá mức độ tiêu thụ tài nguyên cell, cell logic, timing slack tại tần số 1.6 GHz bằng Synopsys RTL Architecture.

Kế hoạch thực hiện (Timeline)

  • Giai đoạn 1 (Tuần 1-4): Nghiên cứu đặc tả chuẩn PCIe 5.0, CXL, AXI-Stream; xây dựng kiến trúc tổng quan.
  • Giai đoạn 2 (Tuần 5-8): Hiện thực hóa RTL các khối cơ bản: FIFO Req/Ack, Shift In/Out, Round-Robin Arbiter.
  • Giai đoạn 3 (Tuần 9-12): Hiện thực hóa RX/TX Framer, RX/TX PCIe Handler, giải mã/khởi tạo TLP Header 3DW/4DW.
  • Giai đoạn 4 (Tuần 13-16): Xây dựng Testbench kiểm thử đa kênh, tổng hợp Synthesis, sửa lỗi Timing và hoàn thiện tài liệu.

Triển khai thực hiện và kết quả

Quá trình phát triển chi tiết

1. Thiết kế bộ đệm Hybrid FIFO Req/Ack (Bù trễ 2-Clock SRAM)

Trong thiết kế chip hiện đại, việc sử dụng các khối SRAM Dual-Port on-chip dung lượng lớn giúp tiết kiệm diện tích so với mảng thanh ghi (Flip-Flops). Tuy nhiên, SRAM thương mại có đặc tính trễ: sau khi kích hoạt tín hiệu đọc (read enable), dữ liệu đầu ra cần 2 chu kỳ xung nhịp (2-clock latency) để ổn định và sửa lỗi. Nếu kết nối trực tiếp vào giao thức bắt tay bắt buộc phản hồi tức thời như Req/Ack hay TVALID/TREADY, hệ thống sẽ xuất hiện bong bóng chu kỳ (idle bubbles), làm sụt giảm 50% thông lượng.

Giải pháp kỹ thuật được triển khai là tích hợp module FIFO Adapt (hoạt động bằng thanh ghi) đóng vai trò bộ đệm tiền nạp (Pre-fetch buffer) phía sau SRAM:

// Trích đoạn logic điều khiển đọc Hybrid FIFO Req/Ack
always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        adapt_count <= '0;
        ram_rden    <= 1'b0;
    end else begin
        // Tự động kích hoạt đọc từ SRAM khi FIFO Adapt còn vị trí trống
        if ((adapt_count < ADAPT_DEPTH) && (!ram_empty)) begin
            ram_rden    <= 1'b1;
            ram_rd_addr <= next_rd_addr;
        end else begin
            ram_rden    <= 1'b0;
        end
    end
end

[Write In] -> [ Dual-Port SRAM (64 entries) ] 
                     | (2-clock delay)
                     v
              [ FIFO Adapt (Registers) ] -> [Read Out: Req/Ack Handshake]
  • Ghi dữ liệu: Dữ liệu nạp trực tiếp vào FIFO Adapt trước; khi FIFO Adapt đầy, dữ liệu tự động chuyển hướng ghi vào SRAM.
  • Đọc dữ liệu: Khi bên ngoài đọc 1 phần tử từ FIFO Adapt qua tín hiệu ack, một lệnh đọc ngầm từ SRAM lập tức được kích hoạt để bù đắp vào khoảng trống sau 2 chu kỳ xung nhịp. Nhờ đó, tín hiệu req luôn giữ ở mức tích cực khi có dữ liệu, đạt thông lượng truyền liên tục 1 word/clock.

2. Bộ phân xử Round-Robin Arbiter và Phân phối kênh

Nhằm đảm bảo tính công bằng giữa 4 luồng dữ liệu CXL0, CXL1, CXL2, CXL3, khối Round-Robin Arbiter chuyển đổi tuần tự giữa các kênh có cờ req=1 và đã nhận trọn vẹn gói tin (nhận cờ EOP vào FIFO).

// Thuật toán chuyển trạng thái Round-Robin Arbiter
always_comb begin
    next_grant = current_grant;
    case (current_grant)
        4'b0001: if (req_channel[1]) next_grant = 4'b0010;
                 else if (req_channel[2]) next_grant = 4'b0100;
                 else if (req_channel[3]) next_grant = 4'b1000;
        4'b0010: if (req_channel[2]) next_grant = 4'b0100;
                 else if (req_channel[3]) next_grant = 4'b1000;
                 else if (req_channel[0]) next_grant = 4'b0001;
        4'b0100: if (req_channel[3]) next_grant = 4'b1000;
                 else if (req_channel[0]) next_grant = 4'b0001;
                 else if (req_channel[1]) next_grant = 4'b0010;
        4'b1000: if (req_channel[0]) next_grant = 4'b0001;
                 else if (req_channel[1]) next_grant = 4'b0010;
                 else if (req_channel[2]) next_grant = 4'b0100;
        default: next_grant = 4'b0001;
    endcase
end

3. Bộ bóc tách và tạo khung TLP (RX/TX Framer & PCIe Handler)

  • Hướng nhận (RX Datapath): Gói tin TLP hoàn chỉnh đi qua RX Framer được tách TLP Header (3DW = 96 bit hoặc 4DW = 128 bit) ra khỏi chuỗi dữ liệu thực (Payload). Header được gửi tới RX PCIe Handler để giải mã trường Fmt, Type, Length, Address, Requester ID, chuyển đổi sang định dạng mux_user_t truyền vào Chip Core qua tín hiệu o_axis_tuser. Payload được căn chỉnh và truyền trên o_axis_tdata (512-bit).
  • Hướng truyền (TX Datapath): TX PCIe Handler nhận thông tin điều khiển từ Core, xây dựng Header chuẩn PCIe 5.0, sau đó TX Framer ghép Header này vào gói dữ liệu đầu tiên (SOP) của Payload trước khi chuyển qua bộ Demux kênh.

Kiểm thử và Đánh giá kết quả

Hệ thống được xác thực qua các kịch bản kiểm thử mô phỏng toàn diện trên Synopsys VCS / DVE:

================================================================================
TESTCASE SUMMARY & VERIFICATION MATRIX
================================================================================
Testcase 1: Đơn kênh RX/TX truyền tải chuỗi gói tin liên tục (Line-rate transmission)
            -> Kết quả: Đạt 100% khớp dữ liệu, cờ SOP/EOP và TUSER sinh chính xác.
Testcase 2: Kích hoạt áp lực ngược (Backpressure `tl_rx_wait0 = 1'b1` hoặc `TREADY = 0`)
            -> Kết quả: Toàn bộ dữ liệu được lưu đệm an toàn trong SRAM FIFO,
                        không xảy ra mất mát dữ liệu (Zero Data Loss).
Testcase 3: Đa kênh xen kẽ (Interleaved Multi-channel traffic CXL0..3)
            -> Kết quả: Round-Robin phân xử chính xác, gói tin phân luồng đúng TID.
================================================================================

Kết quả tổng hợp logic (Synthesis Results)

Quá trình tổng hợp logic bằng công cụ Synopsys RTL Architecture với thư viện cổng chuẩn (Standard Cell Library) ghi nhận các chỉ số hiệu năng:

  • Tần số xung nhịp tối đa (Fmax): Đạt ngưỡng 1.6 GHz tại điều kiện vận hành tiêu chuẩn.
  • Thời gian trễ xử lý (Latency):
    • RX Framer & Header Parsing: 1 chu kỳ clock.
    • Chuyển đổi bus Shift In/Out: 0 chu kỳ chờ (Pipelined stream).
    • Truy xuất Hybrid FIFO: 0 chu kỳ stall (Line-rate read).
  • Tổng số lượng cell nhớ & cell logic: Mạch tối ưu hóa diện tích nhờ chuyển 85% dung lượng lưu trữ đệm sang khối On-Chip Dual-Port SRAM thay vì Flip-Flops phân tán.

Đổi mới và đóng góp khoa học

Những điểm cải tiến kỹ thuật nổi bật

  1. Kiến trúc Hybrid FIFO triệt tiêu độ trễ đọc của SRAM: Sáng tạo cấu trúc mạch kết hợp giữa SRAM Dual-Port 64-depth và tầng đệm thanh ghi FIFO Adapt, giúp loại bỏ hoàn toàn 2 chu kỳ trễ khi đọc bộ nhớ on-chip, duy trì tốc độ truyền dữ liệu liên tục 1 beat/clock tại 1.6 GHz.
  2. Bộ thích ứng độ rộng Bus hai chiều linh hoạt: Cho phép ghép kênh đồng thời cổng 512-bit nguyên bản (CXL0) và 3 cổng 256-bit (CXL1/2/3) thông qua thuật toán dịch chuyển và cộng dồn dữ liệu không suy hao chu kỳ xung nhịp.
  3. Phần cứng giải mã TLP Header song song trực tiếp (Single-Cycle Parsing): Trích xuất toàn bộ thông số định tuyến, địa chỉ 32-bit/64-bit và thuộc tính gói tin PCIe 5.0 sang cấu trúc AXI-Stream TUSER chỉ trong một chu kỳ xung nhịp duy nhất.
  4. Cơ chế cô lập lỗi và phục hồi kênh độc lập: Khi một kênh giao tiếp ngoại vi bị nghẽn hoặc ngừng phản hồi, bộ điều khiển Back-pressure cục bộ tự động cô lập kênh đó, ngăn chặn hiện tượng tắc nghẽn lan truyền (Head-of-Line Blocking) đến các kênh còn lại.
Tiêu chí so sánh Giải pháp thông thường Giải pháp của đồ án Mức độ cải thiện (%)
Throughput đệm FIFO 0.5 beat/clock (do 2-clock read delay) 1.0 beat/clock (Full throughput) Tăng 100%
Tần số hoạt động RTL 800 MHz - 1.0 GHz 1.6 GHz Tăng 60% - 100%
Độ trễ giải mã Header 2 - 3 chu kỳ xung nhịp 1 chu kỳ xung nhịp Giảm 50% - 66%
Khả năng cách ly kênh nghẽn Toàn bộ bus bị treo Tự động cô lập & giải phóng kênh Khắc phục hoàn toàn

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng trong thực tế

  • Bộ xử lý dữ liệu trung tâm dữ liệu (Data Center DPU / SmartNIC): TLM đóng vai trò cầu nối trung chuyển dữ liệu giữa các cổng kết nối mạng tốc độ cao (400GbE/800GbE) và lõi xử lý gói tin chuyên dụng thông qua giao thức CXL/PCIe 5.0.
  • Bộ tăng tốc phần cứng cho Trí tuệ nhân tạo (AI/ML Accelerators): Kết nối cụm mảng tính toán Systolic Array / NPU với bộ nhớ chủ (Host Memory) thông qua CXL.mem và CXL.io, tận dụng băng thông 32 GT/s để nạp trọng số mô hình LLM.
  • Hệ thống lưu trữ thể rắn thế hệ mới (PCIe Gen 5 NVMe SSD Controller): Quản lý luồng dữ liệu đọc/ghi song song giữa bộ điều khiển Flash NAND đa kênh và giao diện máy chủ.
+-----------------------------------------------------------------------------------+
|                           HỆ THỐNG MÁY CHỦ AI / HPC                               |
|                                                                                   |
|  +------------------+         PCIe 5.0 / CXL         +-------------------------+  |
|  | HOST CPU / MEM   | <============================> | ACCELERATOR / DPU SOC   |  |
|  +------------------+         (32 GT/s Link)         |  +-------------------+  |  |
|                                                      |  | TLM IP Core (RTL) |  |  |
|                                                      |  +-------------------+  |  |
|                                                      |           | (AXI-Stream)|  |
|                                                      |           v             |  |
|                                                      |  +-------------------+  |  |
|                                                      |  | NPU / Tensor Core |  |  |
|                                                      |  +-------------------+  |  |
|                                                      +-------------------------+  |
+-----------------------------------------------------------------------------------+

Lộ trình triển khai (Deployment Roadmap)

  1. Giai đoạn 1 (RTL IP Packaging): Đóng gói mã nguồn RTL SystemVerilog thành khối Soft IP Core chuẩn công nghiệp, kèm theo bộ tài liệu tích hợp AXI4-Stream.
  2. Giai đoạn 2 (FPGA Prototyping): Triển khai thử nghiệm trên các kit FPGA cao cấp như Xilinx Virtex UltraScale+ hoặc Intel Agilex 7 hỗ trợ Hard IP PCIe 5.0.
  3. Giai đoạn 3 (ASIC Tape-out Integration): Tích hợp vào quy trình thiết kế chip SoC hoàn chỉnh trên tiến trình công nghệ FinFET (12nm / 7nm / 5nm).

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Thiết kế hiện tập trung vào chế độ truyền nhận gói tin không liên kết lớp liên kết dữ liệu (Data Link Layer LCRC/DLLP chưa được tích hợp nội tại trong cùng module).
  • Chưa tích hợp bộ sinh và kiểm tra mã đơn vị luồng FLIT (Flow Innovation Unit - 256B) vốn là yêu cầu bắt buộc khi nâng cấp lên chuẩn PCIe 6.0 (sử dụng điều chế PAM4 64 GT/s).

Hướng phát triển và mở rộng

  1. Nâng cấp hỗ trợ chuẩn PCIe 6.0 / CXL 3.0: Mở rộng đường truyền datapath nội bộ lên 1024-bit, tích hợp bộ đóng gói FLIT Mode 256-Byte và giải thuật sửa lỗi chuyển tiếp FEC (Forward Error Correction).
  2. Xây dựng môi trường xác thực chuẩn UVM: Phát triển bộ Verification IP (VIP) hoàn chỉnh sử dụng phương pháp luận UVM (Universal Verification Methodology) với độ bao phủ chức năng (Functional Coverage) và độ bao phủ mã (Code Coverage) đạt 100%.
  3. Tích hợp cơ chế Flow Control Credit tự động: Hiện thực hóa bộ quản lý tín dụng luồng (Credit-based Flow Control) ở mức phần cứng cho cả 3 nhóm giao dịch: Posted (P), Non-Posted (NP), và Completion (CPL).

Đối tượng hưởng lợi

+-----------------------------------------------------------------------------+
|                            ĐỐI TƯỢNG HƯỞNG LỢI                              |
|                                                                             |
|  [Sinh viên / Kỹ sư trẻ]   --> Tài liệu mẫu chuẩn mực về RTL Design & PCIe  |
|  [Kỹ sư thiết kế vi mạch]  --> Giải pháp giải quyết bài toán trễ SRAM FIFO  |
|  [Doanh nghiệp bán dẫn]    --> Tiết kiệm hàng trăm ngàn USD chi phí IP Core |
|  [Cộng đồng nghiên cứu]    --> Nền tảng phát triển mở rộng PCIe 6.0 / CXL   |
+-----------------------------------------------------------------------------+
  • Sinh viên và Kỹ sư bán dẫn mới vào nghề: Tiếp cận tài liệu thiết kế RTL chuyên sâu, nắm vững cấu trúc giao thức PCIe 5.0/CXL và cách hiện thực hóa bằng SystemVerilog chuẩn công nghiệp.
  • Kỹ sư thiết kế RTL / SoC Architects: Tham khảo trực tiếp giải pháp kiến trúc Hybrid FIFO bù trễ bộ nhớ, thuật toán phân xử Round-Robin đa kênh và phương pháp đóng gói gói tin TLP tốc độ cao.
  • Doanh nghiệp và Viện nghiên cứu vi mạch: Sở hữu thiết kế Transaction Layer mở, giảm sự phụ thuộc vào các khối IP đóng phí bản quyền đắt đỏ từ các nhà cung cấp nước ngoài, rút ngắn thời gian đưa sản phẩm ra thị trường (Time-to-Market).

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng và phần mềm để triển khai thiết kế này là gì?

Để biên dịch, mô phỏng và tổng hợp thiết kế TLM, hệ thống cần:

  • Hệ điều hành: Linux (RedHat Enterprise Linux 7/8, Ubuntu LTS 20.04/22.04).
  • Công cụ EDA: Synopsys VCS Compiler (hỗ trợ SystemVerilog IEEE 1800-2017), Synopsys DVE Waveform Viewer, Synopsys Design Compiler / RTL Architecture.
  • Yêu cầu phần cứng: Máy trạm chuyên dụng (Workstation/Server) tối thiểu 16-Core CPU, 64 GB RAM.

2. Làm thế nào hệ thống giải quyết được độ trễ 2 chu kỳ khi đọc SRAM?

Hệ thống sử dụng module đệm chuyển tiếp FIFO Adapt cấu tạo từ thanh ghi Flip-Flops. Khi có yêu cầu đọc dữ liệu, FIFO Adapt lập tức xuất dữ liệu khả dụng ở đầu ra với độ trễ 0-cycle, đồng thời kích hoạt đọc trước (pre-fetch) phần tử kế tiếp từ Dual-Port SRAM. Quá trình này diễn ra liên tục dạng đường ống (pipeline), che giấu hoàn toàn 2 chu kỳ trễ của SRAM.

3. Thiết kế có thể tích hợp với các hệ thống SoC sử dụng giao thức AXI thông thường không?

Hoàn toàn có thể. Ngõ ra và ngõ vào của khối PCIe Handler tuân thủ chuẩn giao diện công nghiệp AMBA AXI4-Stream (gồm TDATA, TVALID, TREADY, TLAST, TKEEP, TUSER). Các mô-đun xử lý bên trong Chip Core chỉ cần hỗ trợ giao tiếp AXI4-Stream là có thể kết nối trực tiếp với TLM mà không cần chỉnh sửa phần cứng.

4. Tại sao hệ thống lại chia thành các kênh CXL0 (512-bit) và CXL1/2/3 (256-bit)?

Kiến trúc này nhằm tối ưu hóa sự linh hoạt trong các thiết kế chip đa năng (Multi-port Controller). Cổng CXL0 phục vụ các thiết bị đòi hỏi băng thông tối đa (Full Bandwidth x16), trong khi các cổng CXL1, CXL2, CXL3 cho phép phân nhánh (bifurcation) kết nối đồng thời nhiều thiết bị ngoại vi băng thông nhỏ hơn (x8/x4) mà vẫn đảm bảo tính toàn vẹn và độc lập của luồng dữ liệu.

5. Chi phí phát triển và hiệu quả kinh tế (ROI) của đề tài như thế nào?

Việc tự chủ thiết kế RTL Transaction Layer giúp doanh nghiệp tiết kiệm từ $150,000 đến $300,000 chi phí mua bản quyền thương mại (Licensing Fee) cho mỗi dự án vi mạch. Đồng thời, khả năng tùy biến sâu cấu trúc đệm và giải mã giúp giảm diện tích chip (Silicon Area), từ đó tối ưu hóa chi phí sản xuất hàng loạt trên mỗi tấm wafer.

Kết luận

Đồ án "Thiết kế Transaction Layer Modeling cho PCI Express 5.0" đã giải quyết thành công bài toán thiết kế Front-end RTL cho một trong những giao thức kết nối tốc độ cao phức tạp nhất hiện nay. Bằng việc kết hợp ngôn ngữ mô tả phần cứng SystemVerilog với các kỹ thuật vi kiến trúc tiên tiến — bao gồm cơ chế đệm Hybrid FIFO triệt tiêu độ trễ đọc SRAM, bộ thích ứng bus 512-bit/256-bit linh hoạt, phân xử Round-Robin đa kênh và bộ bóc tách TLP Header song song — hệ thống đã đạt mục tiêu vận hành tại tần số 1.6 GHz, đáp ứng đầy đủ các tiêu chuẩn khắt khe của PCIe 5.0 và CXL.

Kết quả của đề tài khẳng định năng lực nghiên cứu và làm chủ quy trình thiết kế vi mạch số Front-end RTL tại Việt Nam, mang lại giá trị thực tiễn cao cho các dự án phát triển chip xử lý AI, DPU và vi mạch mạng hiệu năng cao trong tương lai.