Thiết Kế Và Hiện Thực Lõi IP JTAG Cho Vi Xử Lý MIPS 32-bit - Khóa Luận Tốt Nghiệp Kỹ Thuật Máy Tính

• Tác giả: Chướng Sec Váy
• Người hướng dẫn: ThS. Phạm Thanh Hùng
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh - Trường Đại học Công nghệ Thông tin
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết kế và hiện thực lõi IP JTAG cho vi xử lý MIPS 32-bit
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2022
• Địa điểm: TP. Hồ Chí Minh

• 1. CHƯƠNG 1: GIỚI THIỆU TỔNG QUAN ĐỀ TÀI
• 1.1. Đặt vấn đề
• 1.2. Các nghiên cứu liên quan
• 1.2.1. Chuẩn giao tiếp JTAG IEEE 1149.1
• 1.2.2. Vi xử lý MIPS
• 1.2.3. Hệ thống gỡ lỗi trên phần cứng
• 1.3. Mục tiêu đề tài
• 2. CHƯƠNG 2: TỔNG QUAN VỀ GIAO THỨC JTAG VÀ HỆ THỐNG GỠ LỖI TRÊN PHẦN CỨNG
• 2.1. Tổng quan giao thức JTAG
• 2.2. Lịch sử phát triển
• 2.3. Tổng quan về cách hoạt động của chuẩn giao tiếp JTAG
• 3. CHƯƠNG 3: THIẾT KẾ TỔNG QUAN VÀ QUÁ TRÌNH HIỆN THỰC HỆ THỐNG
• 4. CHƯƠNG 4: THIẾT KẾ CHI TIẾT
• 4.1. Thiết kế khối JTAG TAP
• 4.1.1. Tổng quan thiết kế
• 4.1.2. TAP — Test Access Port
• 4.1.3. Bộ điều khiển — TAP Controller
• 4.1.4. Quá trình điều khiển thanh ghi
• 4.1.5. Hiện thực TAP Controller
• 4.1.6. Thanh ghi lệnh IR - Instruction Register
• 4.1.6.1. Các yêu cầu đối với thanh ghi lệnh IR
• 4.1.6.2. Hiện thực thanh ghi lệnh IR
• 4.1.7. Thanh ghi dữ liệu DR — Data Registers
• 4.1.7.1. Boundary Scan Register — BSR
• 4.1.7.2. Bypass Register — BR
• 4.1.7.3. Device ID Register — DIDR
• 4.1.7.4. Các thanh ghi dữ liệu khác User Data Register(s) - UDR(s)
• 4.2. Thiết kế khối Debug module
• 4.2.1. Tổng quan thiết kế khối Debug module
• 4.2.2. Hardware Breakpoint Unit
• 5. CHƯƠNG 5: HIỆN THỰC THIẾT KẾ VÀ NẠP THIẾT KẾ VÀO BỘ FPGA
• 5.1. Mô phỏng hệ thống
• 5.2. Môi trường kiểm tra
• 5.3. Kết quả mô phỏng
• 5.4. Module FT232H USB to JTAG và chương trình kiểm tra gỡ lỗi
• 5.4.1. Module FT232H USB to JTAG
• 5.4.2. Chương trình kiểm tra gỡ lỗi
• 5.5. Kết quả tổng hợp thiết kế trên Virtex 7
• 5.6. Kết quả so sánh
• 6. CHƯƠNG 6: TỔNG KẾT VÀ HƯỚNG PHÁT TRIỂN
• 6.1. Tổng kết
• 6.2. Hướng phát triển

I. Thiết kế lõi IP JTAG

Phần này tập trung vào thiết kế lõi IP JTAG dựa trên chuẩn IEEE 1149.1. JTAG core design được thực hiện để hỗ trợ giao tiếp và gỡ lỗi cho vi xử lý MIPS 32-bit. Các thành phần chính bao gồm TAP Controller, Instruction Register (IR), và Data Registers (DR). Thiết kế này nhằm đảm bảo khả năng kiểm tra và gỡ lỗi hiệu quả trên các hệ thống phần cứng phức tạp.

1.1. Tổng quan thiết kế TAP

TAP (Test Access Port) là thành phần trung tâm trong thiết kế lõi IP JTAG. Nó điều khiển quá trình giao tiếp và kiểm tra thông qua các tín hiệu như TCK, TMS, TDI, và TDO. TAP Controller được thiết kế dưới dạng máy trạng thái hữu hạn (FSM), đảm bảo quy trình hoạt động chính xác theo chuẩn IEEE 1149.1.

1.2. Thiết kế thanh ghi lệnh IR

Instruction Register (IR) là thành phần quan trọng trong thiết kế lõi IP JTAG. Nó lưu trữ và xử lý các lệnh kiểm tra như BYPASS, SAMPLE, và EXTEST. Thiết kế IR đảm bảo khả năng dịch và thực thi lệnh một cách hiệu quả, hỗ trợ quá trình gỡ lỗi trên vi xử lý MIPS 32-bit.

II. Hiện thực lõi IP JTAG

Phần này mô tả quá trình hiện thực lõi IP JTAG trên nền tảng FPGA. IP core implementation bao gồm việc tích hợp các khối thiết kế như TAP Controller, IR, và DR vào một hệ thống hoàn chỉnh. Quá trình hiện thực được kiểm tra thông qua mô phỏng và triển khai trên bo mạch Virtex-7.

2.1. Mô phỏng hệ thống

Mô phỏng hệ thống được thực hiện để kiểm tra tính chính xác của thiết kế lõi IP JTAG. Các kịch bản kiểm tra bao gồm việc thực thi các lệnh như CORE_RESET, RUNSTEP, và SET_BREAK. Kết quả mô phỏng cho thấy thiết kế hoạt động ổn định và đáp ứng các yêu cầu kỹ thuật.

2.2. Triển khai trên FPGA

Triển khai trên FPGA là bước cuối cùng trong quá trình hiện thực lõi IP JTAG. Thiết kế được nạp vào bo mạch Virtex-7 và kiểm tra thông qua module FT232H USB to JTAG. Kết quả cho thấy thiết kế hoạt động hiệu quả, hỗ trợ gỡ lỗi trên vi xử lý MIPS 32-bit.

III. Ứng dụng và đánh giá

Phần này đánh giá giá trị và ứng dụng thực tế của thiết kế và hiện thực lõi IP JTAG. JTAG core design không chỉ hỗ trợ gỡ lỗi trên vi xử lý MIPS 32-bit mà còn có thể áp dụng cho các hệ thống nhúng khác. Thiết kế này giúp giảm chi phí và thời gian kiểm tra, đồng thời nâng cao hiệu quả trong quá trình phát triển phần cứng.

3.1. Giá trị thực tiễn

Thiết kế lõi IP JTAG mang lại giá trị thực tiễn cao trong việc kiểm tra và gỡ lỗi các hệ thống phần cứng phức tạp. Nó hỗ trợ các tính năng như Single-step và Breakpoint, giúp quá trình gỡ lỗi trở nên dễ dàng và hiệu quả hơn.

3.2. Hướng phát triển

Hướng phát triển tương lai của thiết kế lõi IP JTAG bao gồm việc tích hợp thêm các tính năng gỡ lỗi nâng cao và hỗ trợ nhiều kiến trúc vi xử lý khác nhau. Điều này sẽ mở rộng phạm vi ứng dụng của thiết kế trong các lĩnh vực công nghiệp và nghiên cứu.