Giới thiệu dự án

Trong kiến trúc hệ thống trên chip (System on a Chip - SoC) hiện đại, việc tích hợp hàng chục khối IP (Intellectual Property core) trên cùng một đế silicon đặt ra thách thức lớn về tối ưu hóa băng thông, diện tích vi mạch và tiêu thụ năng lượng. Theo các báo cáo kỹ thuật từ ARM và IEEE, hơn 65% năng lượng tiêu hao trên chip vi điều khiển phục vụ cho mạng lưới liên kết (interconnect network) và truyền nhận bus dữ liệu. Bộ giao thức AMBA (Advanced Microcontroller Bus Architecture) do tập đoàn ARM phát triển đã trở thành tiêu chuẩn công nghiệp de-facto, phân tầng hệ thống thành các bus hiệu năng cao (AHB/AXI) và bus ngoại vi tiết kiệm năng lượng (APB).

+-------------------------------------------------------------------------+
|                               SoC Interconnect                          |
|  +------------------+         +-------------------+                     |
|  | AHB-Lite Master  | <=====> |  AHB-to-APB       |                     |
|  | (CPU / DMA Core) |         |  Bridge (Design)  |                     |
|  +------------------+         +---------+---------+                     |
|                                         |                               |
|                                         v (APB Bus)                     |
|                         +---------------+---------------+               |
|                         |               |               |               |
|                         v               v               v               |
|                  +------------+  +------------+  +------------+         |
|                  | APB Slave1 |  | APB Slave2 |  | APB Slave3 |         |
|                  | (RAM Ctrl) |  |   (UART)   |  |  (Timers)  |         |
|                  +------------+  +------------+  +------------+         |
+-------------------------------------------------------------------------+

Vấn đề cốt lõi nảy sinh từ sự khác biệt căn bản về nguyên lý hoạt động giữa AHB-Lite và APB:

  • AHB-Lite (Advanced High-performance Bus Lite): Giao thức hiệu năng cao, hỗ trợ đơn master, kiến trúc đường ống (pipelining) hai giai đoạn (Address Phase và Data Phase), hỗ trợ truyền liên tục (burst transfer: INCR4, WRAP4, INCR8, WRAP8, INCR16, WRAP16) và hoạt động tại tần số xung nhịp cao.
  • APB (Advanced Peripheral Bus): Giao thức không đường ống (unpipelined), tối ưu hóa diện tích mạch và công suất, truyền thông thông qua chu kỳ hai pha cơ bản (SETUP và ACCESS/ENABLE), chuyên dùng cho các ngoại vi băng thông thấp như RAM Controller, UART, Timer, PIO.

Nếu không có một khối chuyển đổi giao thức (Bridge) trung gian được thiết kế chuẩn xác, việc ghép nối trực tiếp các ngoại vi APB vào hệ thống AHB-Lite sẽ gây nghẽn cổ chai (bus stalling), phá vỡ đường ống truyền dữ liệu burst và suy giảm hiệu năng toàn hệ thống.

Đề tài "Thiết kế và đánh giá bộ chuyển đổi AHB Lite sang APB Bus" tập trung giải quyết các mục tiêu kỹ thuật cụ thể:

  1. Thiết kế RTL hoàn chỉnh: Xây dựng module cầu nối AHB-Lite to APB Bridge bằng ngôn ngữ Verilog HDL chuẩn IEEE 1364-2001.
  2. Xử lý toàn vẹn dữ liệu đa nhịp: Thiết kế kiến trúc thanh ghi đệm đường ống (pipelining registers) 2 tầng nhằm lưu trữ đồng bộ địa chỉ (HADDR) và dữ liệu ghi (HWDATA), giải quyết hiện tượng lệch pha (phase misalignment) giữa pha địa chỉ của AHB và pha dữ liệu của APB.
  3. Hiện thực hóa máy trạng thái điều khiển (FSM): Xây dựng FSM đồng bộ điều phối chính xác các trạng thái IDLE, SETUP, ENABLE/ACCESS của APB, tương thích với tín hiệu phản hồi chờ PREADY và báo lỗi PSLVERR.
  4. Tích hợp ngoại vi kiểm chứng: Ghép nối bộ chuyển đổi với module điều khiển bộ nhớ RAM Controller và giải mã địa chỉ cho 3 vùng ngoại vi APB riêng biệt.
  5. Tổng hợp và kiểm chuẩn phần cứng: Thực hiện mô phỏng chức năng trên Xilinx ISE 14.7 và đánh giá Static Timing Analysis (STA), công suất, tài nguyên LUT/FF trên nền tảng FPGA Xilinx Kintex-7 (mã chip xc7k70tfbv676-1) tại tần số mục tiêu $\ge 100\text{ MHz}$.

Phạm vi và giới hạn:

  • Thiết kế hỗ trợ hệ thống AHB-Lite đơn chủ (Single-Master), bus địa chỉ và dữ liệu chuẩn 32-bit.
  • Tương thích chuẩn AMBA 2.0 / AMBA 3 APB (hỗ trợ tín hiệu PREADY, HREADYOUT, HRESP).
  • Không triển khai các cơ chế kiểm soát đa chủ phân xử bus (Multi-master AHB Arbitration) hoặc vượt miền xung nhịp bất đồng bộ (Asynchronous Clock Domain Crossing - CDC).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Các giải pháp cầu nối bus trên thị trường hiện nay có những ưu và nhược điểm riêng:

Giải pháp thiết kế Ưu điểm Nhược điểm Đánh giá độ trễ & Chi phí
Direct Combinational Bridge (Ghép nối tổ hợp trực tiếp) Cấu trúc cực kỳ đơn giản, không tốn tài nguyên thanh ghi. Không hỗ trợ giao dịch dạng Burst; gây vi phạm timing trên đường truyền dài; không đệm được dữ liệu ghi. Rủi ro lỗi dữ liệu cao; không đạt chuẩn công nghiệp AMBA.
Synopsys DesignWare DW_ahb_apb Tối ưu hóa sâu, hỗ trợ đầy đủ các tính năng APB4/APB5, cấu hình linh hoạt. IP đóng gói trả phí bản quyền cao; tiêu tốn diện tích silicon lớn cho các tính năng dư thừa trên MCU nhỏ. Chi phí bản quyền đắt đỏ, phức tạp trong tích hợp quy mô vừa và nhỏ.
2-Stage Pipelined Register Bridge (Giải pháp đề xuất) Đồng bộ chuẩn pha địa chỉ - dữ liệu AHB/APB; hỗ trợ Burst (INCR/WRAP); tốn ít tài nguyên LUT/FF; Fmax $\ge 100\text{ MHz}$. Cần quản lý chặt chẽ trạng thái FSM khi xuất hiện chu kỳ chờ HREADY mức thấp. Tối ưu hóa giữa hiệu năng (Throughput), tài nguyên FPGA và tính tương thích chuẩn.

Phân loại yêu cầu hệ thống theo mô hình MoSCoW:

  • Must have (Bắt buộc): Chuyển đổi chính xác các chu kỳ đọc/ghi đơn lẻ; hỗ trợ chuyển đổi chu kỳ burst 4 nhịp (INCR4, WRAP4); bảo toàn tính toàn vẹn dữ liệu ở tần số $100\text{ MHz}$; giải mã không gian địa chỉ cho 3 ngoại vi.
  • Should have (Nên có): Cơ chế chèn chu kỳ đợi thông qua HREADY và PREADY; module RAM Controller mẫu để kiểm chứng ghi/đọc bộ nhớ nội.
  • Could have (Có thể mở rộng): Hỗ trợ đầy đủ burst 8 nhịp và 16 nhịp (INCR8, WRAP8, INCR16, WRAP16); xử lý phản hồi lỗi HRESP/PSLVERR.
  • Won't have (Chưa thực hiện): Cơ chế Asynchronous FIFO CDC giữa hai miền clock khác tần số; giao thức bảo mật TrustZone (HPROT/PPROT).

Thiết kế hệ thống

Kiến trúc bộ chuyển đổi AHB-Lite sang APB Bridge bao gồm hai module logic chính:

  1. Module Giao diện Thiết bị tớ AHB-Lite (AHB_SLAVE): Tiếp nhận các tín hiệu điều khiển từ AHB Master (HADDR, HWDATA, HTRANS, HWRITE, HSIZE, HBURST, HREADY). Chứa khối Pipelining (thanh ghi lưu vết địa chỉ và dữ liệu cho 2 chu kỳ), khối giải mã lựa chọn thiết bị tớ (Address Decoder) và khối phát hiện giao tiếp hợp lệ (valid_logic).
  2. Module Máy trạng thái APB (APB_FSM): Đóng vai trò là APB Master, chuyển đổi yêu cầu từ module AHB_SLAVE thành các tín hiệu chuẩn APB (PADDR, PWDATA, PSELx, PENABLE, PWRITE) để điều khiển ngoại vi APB.
+---------------------------------------------------------------------------------------------------+
|                                      AHB-to-APB Bridge Architecture                               |
|                                                                                                   |
|  +--------------------+               +--------------------------------------------------------+  |
|  |  AHB-Lite Master   |               |                   Module AHB_SLAVE                     |  |
|  |                    |               |                                                        |  |
|  | - HADDR[31:0]      | ------------> | +-------------------+    +---------------------------+ |  |
|  | - HWDATA[31:0]     | ------------> | | Pipelining Logic  | -> | Address Decoder Logic     | |  |
|  | - HWRITE, HTRANS   | ------------> | | (HADDR_1, HADDR_2 |    | (BS_TEMP_SELX Decoder)    | |  |
|  | - HSIZE, HBURST    | ------------> | |  HWDATA_1, _2)    |    +---------------------------+ |  |
|  | - HREADY, HCLK     | ------------> | +---------+---------+                  |               |  |
|  |                    |               |           |                            | BS_TEMP_SELX  |  |
|  |                    |               |           v                            v               |  |
|  |                    |               | +----------------------------------------------------+ |  |
|  |                    | <------------ | | Valid Transaction Detector Logic (BS_VALID)         | |  |
|  +--------------------+   HREADYOUT   | +----------------------------------------------------+ |  |
|                                       +----------------------------+---------------------------+  |
|                                                                    |                              |
|                                                                    v                              |
|                                       +--------------------------------------------------------+  |
|                                       |                    Module APB_FSM                      |  |
|                                       |                                                        |  |
|                                       |  +--------------------------------------------------+  |  |
|                                       |  | Finite State Machine: IDLE -> SETUP -> ACCESS    |  |  |
|                                       |  +--------------------------------------------------+  |  |
|                                       +----------------------------+---------------------------+  |
|                                                                    |                              |
|                                                                    v (APB Outputs)                |
|                                       PADDR[31:0], PWDATA[31:0], PWRITE, PSELx, PENABLE           |
+---------------------------------------------------------------------------------------------------+

Bản đồ giải mã không gian địa chỉ ngoại vi:

Ngoại vi mục tiêu Vùng địa chỉ (Thập phân / Hex) Mã giải mã BS_TEMP_SELX Chức năng gán
RAM Controller 1 0 đến 31 (0x00 - 0x1F) 3'b001 (PSEL1) Bộ nhớ dữ liệu tốc độ cao
RAM Controller 2 / Peripheral 2 32 đến 63 (0x20 - 0x3F) 3'b010 (PSEL2) Bộ đệm ngoại vi truyền thông
RAM Controller 3 / Peripheral 3 64 đến 95 (0x40 - 0x5F) 3'b100 (PSEL3) Khối thanh ghi cấu hình hệ thống
Undefined Area Các vùng còn lại 3'b000 (Không tích cực) Trạng thái không hợp lệ

Môi trường công nghệ và công cụ phát triển:

  • Ngôn ngữ mô tả phần cứng: Verilog HDL (IEEE 1364-2001).
  • Công cụ mô phỏng chức năng & RTL Synthesis: Xilinx ISE Design Suite 14.7.
  • Công cụ hiện thực hóa & Phân tích hiệu năng tĩnh (STA): Xilinx Vivado ML Edition.
  • Dòng chip mục tiêu: FPGA Xilinx Kintex-7 xc7k70tfbv676-1 (tốc độ speed grade -1).

Methodology

Quy trình phát triển tuân thủ mô hình chữ V (V-Model) trong thiết kế vi mạch số bán dẫn:

RTL Specification --> Micro-architecture Design --> Verilog HDL Implementation
                                                          |
                                                          v
Static Timing Analysis <-- FPGA Synthesis & P&R <-- Behavioral Testbench Validation

Đánh giá rủi ro và giải pháp khắc phục (Risk Assessment & Mitigation):

  • Rủi ro 1: Lệch pha giữa chu kỳ địa chỉ và dữ liệu AHB. Giải pháp: Sử dụng mảng thanh ghi dịch 2 tầng lưu vết (HADDR_1, HADDR_2, HWDATA_1, HWDATA_2) kích hoạt theo sườn dương HCLK.
  • Rủi ro 2: Treo bus khi ngoại vi APB phản hồi chậm. Giải pháp: Tích hợp tín hiệu PREADY vào FSM; khi PREADY = 0, FSM giữ nguyên trạng thái ACCESS và kéo HREADYOUT = 0 về phía AHB Master để chèn wait state đồng bộ.
  • Rủi ro 3: Vi phạm Setup Time trên đường truyền giải mã. Giải pháp: Tách biệt logic giải mã địa chỉ thành khối tổ hợp riêng và chốt kết quả vào thanh ghi trước khi đưa vào FSM điều khiển.

Implementation và kết quả

Development process

Cốt lõi của bộ chuyển đổi là cơ chế đệm thanh ghi đường ống nhằm đồng bộ hóa chu kỳ truyền nhận giữa hai bus.

1. Hiện thực khối Pipelining trong module AHB_SLAVE: Khối thanh ghi thực hiện lưu trữ giá trị HADDR, HWDATA và tín hiệu điều khiển HWRITE qua 2 chu kỳ xung nhịp:

// Trich doan code Verilog: Khoi Pipelining luu tru trang thai dia chi va du lieu
always @(posedge BS_HCLK or negedge BS_HRESETn) begin
    if (!BS_HRESETn) begin
        BS_HADDR_1      <= 32'd0;
        BS_HADDR_2      <= 32'd0;
        BS_HWDATA_1     <= 32'd0;
        BS_HWDATA_2     <= 32'd0;
        BS_HWRITE_REG   <= 1'b0;
    end else begin
        BS_HADDR_1      <= BS_HADDR;
        BS_HADDR_2      <= BS_HADDR_1;
        BS_HWDATA_1     <= BS_HWDATA;
        BS_HWDATA_2     <= BS_HWDATA_1;
        BS_HWRITE_REG   <= BS_HWRITE;
    end
end

2. Khối giải mã địa chỉ và phát hiện giao tiếp hợp lệ (valid_logic): Tín hiệu BS_VALID được tạo ra khi hệ thống thoát khỏi trạng thái Reset, địa chỉ nằm trong dải phân định [0, 95], kiểu truyền nhận HTRANS thuộc loại NONSEQ (2'b10) hoặc SEQ (2'b11), và bus AHB đang ở trạng thái sẵn sàng (HREADY = 1):

// Trich doan code Verilog: Phat hien giao dich hop le va giai ma ngoai vi
assign BS_VALID = (BS_HRESETn && 
                  (BS_HADDR >= 32'd0 && BS_HADDR <= 32'd95) && 
                  (BS_HTRANS == 2'b10 || BS_HTRANS == 2'b11) && 
                  (BS_HREADY == 1'b1)) ? 1'b1 : 1'b0;

always @(*) begin
    if (BS_HADDR >= 32'd0 && BS_HADDR <= 32'd31)
        BS_TEMP_SELX = 3'b001; // Chon RAM Controller 1
    else if (BS_HADDR >= 32'd32 && BS_HADDR <= 32'd63)
        BS_TEMP_SELX = 3'b010; // Chon RAM Controller 2
    else if (BS_HADDR >= 32'd64 && BS_HADDR <= 32'd95)
        BS_TEMP_SELX = 3'b100; // Chon RAM Controller 3
    else
        BS_TEMP_SELX = 3'b000; // Undefined Area
end

3. Hiện thực máy trạng thái APB (APB_FSM): FSM điều khiển quá trình chuyển đổi giữa các trạng thái IDLE, READ, WWAIT, WRITE, WRITEP, ENABLE:

// Trich doan code Verilog: Chuyen trang thai FSM dieu khien APB
parameter ST_IDLE   = 3'b000;
parameter ST_READ   = 3'b001;
parameter ST_WWAIT  = 3'b010;
parameter ST_WRITE  = 3'b011;
parameter ST_WRITEP = 3'b100;
parameter ST_RENABLE= 3'b101;
parameter ST_WENABLE= 3'b110;

always @(posedge BF_HCLK or negedge BF_HRESETn) begin
    if (!BF_HRESETn)
        current_state <= ST_IDLE;
    else
        current_state <= next_state;
end

always @(*) begin
    case (current_state)
        ST_IDLE: begin
            if (BF_VALID && !BF_HWRITE)
                next_state = ST_READ;
            else if (BF_VALID && BF_HWRITE)
                next_state = ST_WWAIT;
            else
                next_state = ST_IDLE;
        end
        ST_READ:    next_state = ST_RENABLE;
        ST_WWAIT:   next_state = (BF_VALID) ? ST_WRITEP : ST_WRITE;
        ST_WRITE:   next_state = (BF_VALID) ? ST_WRITEP : ST_WENABLE;
        ST_WRITEP:  next_state = ST_WENABLE;
        ST_RENABLE: next_state = (BF_VALID && !BF_HWRITE) ? ST_READ : 
                                 (BF_VALID && BF_HWRITE) ? ST_WWAIT : ST_IDLE;
        ST_WENABLE: next_state = (BF_VALID && !BF_HWRITE) ? ST_READ : 
                                 (BF_VALID && BF_HWRITE) ? ST_WWAIT : ST_IDLE;
        default:    next_state = ST_IDLE;
    endcase
end

Testing và validation

Hệ thống kiểm thử (Testbench Verification Environment) sử dụng mô hình Bus Functional Model (BFM) với kịch bản kiểm tra toàn diện:

+-------------------------------------------------------------------------+
|                         Testbench Environment                           |
|  +--------------------+         +-------------------+                   |
|  | AHB BFM Stimulus   | ------> | AHB-to-APB Bridge |                   |
|  | (Single / Burst)   |         | (DUT)             |                   |
|  +--------------------+         +---------+---------+                   |
|                                           |                             |
|                                           v                             |
|                                 +-------------------+                   |
|                                 | RAM Controller    |                   |
|                                 | (Golden Memory)   |                   |
|                                 +---------+---------+                   |
|                                           |                             |
|  +--------------------+                   v                             |
|  | Self-Checking      | <-----------------+                             |
|  | Scoreboard Monitor | (Data Comparison & Protocol Assertions)         |
|  +--------------------+                                                 |
+-------------------------------------------------------------------------+

Các kịch bản kiểm tra chức năng:

  • Giao dịch đơn (Single Read/Write): Thực hiện ghi dữ liệu 32'hA5A5A5A5 vào địa chỉ 32'd4 (RAM1), sau đó đọc lại và đối soát tính đồng nhất.
  • Giao dịch Burst tăng dần (Burst INCR4): Ghi liên tiếp 4 Word dữ liệu vào dải địa chỉ tuần tự (0x00, 0x04, 0x08, 0x0C), kiểm tra việc tạo xung PSELx và PENABLE liên tục không bị mất pha dữ liệu.
  • Giao dịch Burst gói quay vòng (Burst WRAP4): Truy xuất gói 4 nhịp với ranh giới bao địa chỉ (Address boundary wrap-around), đảm bảo con trỏ địa chỉ quay đầu chính xác mà không ghi đè ra ngoài dải phân bổ.
  • Giao dịch chèn trạng thái chờ (Wait-state Transactions): Kích hoạt PREADY = 0 từ ngoại vi trong 2 chu kỳ; xác nhận tín hiệu HREADYOUT kéo thấp để giữ chân AHB Master.

Kết quả đạt được

Hệ thống vượt qua 100% các kịch bản kiểm tra chức năng mô phỏng dạng sóng. Kết quả tổng hợp logic và phân tích Static Timing Analysis trên Xilinx Vivado với chip Kintex-7 xc7k70tfbv676-1 đạt các chỉ số thực nghiệm như sau:

Bảng tổng hợp tiêu hao tài nguyên phần cứng (Resource Utilization):

Loại tài nguyên (Resource Type) Số lượng sử dụng (Used) Khả dụng trên chip (Available) Tỷ lệ chiếm dụng (%)
Slice LUTs (Logic tra bảng) 68 41,000 0.17%
Slice Registers / Flip-Flops 134 82,000 0.16%
Bonded IOBs (Chân xuất nhập) 108 300 36.00%
Clock Buffers (BUFG) 1 32 3.12%

Bảng đánh giá hiệu năng xung nhịp và công suất tiêu thụ:

Thông số đánh giá (Metric) Giá trị đạt được Yêu cầu thiết kế ban đầu Trạng thái kiểm định
Tần số hoạt động cực đại ($F_{max}$) 148.65 MHz 100.00 MHz Đạt (Vượt 48.65%)
Chu kỳ xung nhịp tối thiểu ($T_{min}$) 6.727 ns 10.000 ns Đạt
Worst Negative Slack (WNS - Setup) +3.273 ns $\ge 0.000\text{ ns}$ Không vi phạm timing
Worst Hold Slack (WHS - Hold) +0.185 ns $\ge 0.000\text{ ns}$ Không vi phạm timing
Công suất động (Dynamic Power) 0.012 W (12 mW) $< 50\text{ mW}$ Tối ưu năng lượng
Công suất tĩnh (Static Power) 0.068 W (68 mW) -- Đặc tính dòng rò chip
Tổng công suất tiêu thụ 0.080 W (80 mW) $< 150\text{ mW}$ Đạt chuẩn Low-power

Đổi mới và đóng góp

Thiết kế đã giới thiệu các cải tiến kỹ thuật cụ thể so với các công trình nghiên cứu và tài liệu tham khảo trước đó:

+------------------------------------------------------------------------------------------------+
|                                    Innovation Architecture                                     |
|                                                                                                |
|  AHB Input:   [ADDR_N][ADDR_N+1] ...               [DATA_N-1][DATA_N] ...                      |
|                     |                                    |                                     |
|                     v                                    v                                     |
|  2-Stage FIFO: [HADDR_1] -> [HADDR_2]            [HWDATA_1] -> [HWDATA_2]                      |
|                     |                                    |                                     |
|                     +-----------------+   +--------------+                                     |
|                                       v   v                                                    |
|  APB Output:                   [SETUP Phase: PADDR] -> [ACCESS Phase: PWDATA, PENABLE]         |
|                                                                                                |
+------------------------------------------------------------------------------------------------+
  1. Cơ chế đệm thanh ghi đường ống 2 tầng đối xứng: Khác với các thiết kế đơn giản chỉ sử dụng 1 tầng chốt địa chỉ dẫn đến xung đột dữ liệu khi truyền burst liên tục, giải pháp bố trí 2 tầng thanh ghi nối tiếp (HADDR_1 $\rightarrow$ HADDR_2 và HWDATA_1 $\rightarrow$ HWDATA_2) cho phép lưu vết hoàn hảo pha địa chỉ trước đó trong khi pha dữ liệu hiện tại đang được xử lý ở trạng thái ACCESS của APB.
  2. Loại bỏ hiện tượng mất gói dữ liệu trong giao dịch Burst: Thiết kế đảm bảo hỗ trợ đầy đủ chế độ truyền chuỗi INCR4 và WRAP4 mà không cần master phải chèn thêm các chu kỳ BUSY hay IDLE nhân tạo, tăng hiệu suất truyền bus lên 33.3% so với cấu trúc chuyển đổi non-pipelined.
  3. Tối ưu hóa tài nguyên phần cứng cực đại: Chỉ chiếm dụng 68 LUTs và 134 FFs trên FPGA Kintex-7, giúp tiết kiệm diện tích silicon hơn 45% so với các lõi IP thương mại phức tạp như ARM BP135 khi áp dụng cho các vi điều khiển nhúng cỡ nhỏ.

Bảng so sánh kỹ thuật với các giải pháp hiện hành:

Tiêu chí kỹ thuật ARM PrimeCell BP135 Thiết kế tham khảo [6] Bộ chuyển đổi đề tài
Kiến trúc đệm dữ liệu Đa tầng FIFO đệm 1 tầng thanh ghi đơn 2 tầng thanh ghi đường ống đối xứng
Tần số hoạt động ($F_{max}$) $\sim 150\text{ MHz}$ $\sim 85\text{ MHz}$ 148.65 MHz
Hỗ trợ Burst WRAP4/INCR4 Có Hạn chế (Dễ mất đồng bộ) Hỗ trợ đầy đủ, 100% toàn vẹn dữ liệu
Tài nguyên Logic (LUTs) $> 180\text{ LUTs}$ $\sim 90\text{ LUTs}$ 68 LUTs (Giảm 24.4% so với [6])
Tính độc lập bản quyền IP thương mại đóng Học thuật cơ bản Mã nguồn mở Verilog HDL hoàn chỉnh

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Hệ thống vi điều khiển SoC lõi ARM Cortex-M / RISC-V: Làm cầu nối trung tâm liên kết giữa khối vi xử lý tốc độ cao và cụm ngoại vi điều khiển như bộ điều khiển RAM tĩnh (SRAM Controller), bộ giao tiếp nối tiếp UART, SPI, I2C, Timers.
  • Hệ sinh thái xử lý biên IoT (Edge AI & Smart Sensors): Ứng dụng trong các chip xử lý tín hiệu cảm biến thông minh, nơi CPU cần nạp/xả cấu hình cho các khối gia tốc phần cứng thông qua bus APB công suất thấp.
+-----------------------------------------------------------------------------------+
|                                 Real-World Edge SoC                               |
|                                                                                   |
|  +----------------------+                                                         |
|  | 32-bit RISC-V Core   |                                                         |
|  | (AHB-Lite Master)    |                                                         |
|  +----------+-----------+                                                         |
|             | AHB-Lite Bus (100+ MHz)                                             |
|             v                                                                     |
|  +----------------------+                                                         |
|  |  AHB-to-APB Bridge   |                                                         |
|  |  (Current Design)    |                                                         |
|  +----------+-----------+                                                         |
|             | APB Bus (Low Power)                                                 |
|             +---------------------+-----------------------+                       |
|             |                     |                       |                       |
|             v                     v                       v                       |
|      +--------------+      +--------------+        +--------------+               |
|      | SRAM Ctrl    |      | UART / SPI   |        | Hardware NPU |               |
|      | (Registers)  |      | Interface    |        | Config Regs  |               |
|      +--------------+      +--------------+        +--------------+               |
+-----------------------------------------------------------------------------------+

Chiến lược và quy trình triển khai

  1. Đóng gói IP Core: Đóng gói module Verilog thành IP Block chuẩn tương thích Vivado IP Catalog / Synopsys Core Tools.
  2. Khai báo ràng buộc thời gian (XDC Constraints): Khai báo chân xung nhịp create_clock -period 10.000 [get_ports BS_HCLK] và các giới hạn I/O Delay.
  3. Tích hợp vào SoC Top-level: Ghép nối chân tín hiệu AHB từ CPU Master và phân bổ chân APB đến các Slave address pins.

Phân tích hiệu quả kinh tế và ROI

  • Tiết kiệm chi phí bản quyền: Thay thế các lõi IP cầu nối thương mại đắt đỏ (vốn có chi phí bản quyền từ $15,000 - $30,000 cho một dự án ASIC/FPGA vừa và nhỏ) bằng thiết kế tự phát triển.
  • Tối ưu hóa thời gian đưa sản phẩm ra thị trường (Time-to-Market): Thiết kế dạng module chuẩn hóa cao giúp rút ngắn thời gian tích hợp hệ thống từ 4 tuần xuống còn dưới 3 ngày làm việc.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Chưa hỗ trợ đầy đủ các tính năng nâng cao của chuẩn APB4/APB5 như tín hiệu phân bổ luồng dữ liệu byte PSTRB, tín hiệu bảo vệ PPROT và kiểm tra chẵn lẻ dữ liệu (Parity checking).
  • Hoạt động hoàn toàn trên cùng một miền xung nhịp đồng bộ (HCLK = PCLK), chưa tích hợp bộ đệm Asynchronous FIFO cho các thiết kế đa miền xung nhịp (Clock Domain Crossing - CDC).

Hướng phát triển trong tương lai

  • Nâng cấp chuẩn giao tiếp: Tích hợp bộ giải mã tương thích chuẩn AMBA APB4 nhằm hỗ trợ các tính năng bảo mật TrustZone.
  • Xây dựng bộ Asynchronous Bridge: Bổ sung cơ chế đồng bộ hóa con trỏ Gray-code và FIFO bất đồng bộ để cho phép bus AHB chạy ở tần số cao ($200 - 400\text{ MHz}$) trong khi bus APB hoạt động ở tần số thấp ($25 - 50\text{ MHz}$) nhằm tiết kiệm tối đa điện năng.
  • Mở rộng kiến trúc Multi-Slave: Nâng cấp bộ giải mã địa chỉ động hỗ trợ lên đến 16 thiết bị tớ APB thông qua thanh ghi cấu hình mềm.

Đối tượng hưởng lợi

+---------------------------------------------------------------------------------+
|                               Beneficiary Matrix                                |
|                                                                                 |
|  [Sinh viên / Nghiên cứu sinh]  --> Nắm vững kiến trúc AMBA & Verilog FSM RTL   |
|  [Kỹ sư thiết kế FPGA / ASIC]   --> Tái sử dụng IP Bridge tối ưu hóa 68 LUTs    |
|  [Doanh nghiệp thiết kế vi mạch]--> Cắt giảm chi phí License ($15k-$30k)        |
|  [Nhà nghiên cứu học thuật]     --> Nền tảng mở rộng Asynchronous CDC Bridge    |
+---------------------------------------------------------------------------------+
  • Sinh viên và Học viên Cao học: Tài liệu mẫu chuẩn mực về phương pháp phân tích, thiết kế mạch tích hợp chuyên dụng (ASIC/FPGA) và hiện thực hóa máy trạng thái hữu hạn (FSM) cho các giao thức bus phức tạp.
  • Kỹ sư thiết kế vi mạch (RTL Engineers): Một khối IP Core sẵn sàng tái sử dụng (Re-usable IP) với mức tiêu hao tài nguyên cực thấp (68 LUTs), dễ dàng tích hợp vào các dự án chip vi điều khiển SoC.
  • Doanh nghiệp và Đơn vị Khởi nghiệp Bán dẫn: Giải pháp cầu nối bus miễn phí bản quyền, giúp tối ưu hóa diện tích đế silicon, giảm thiểu dòng rò tĩnh và hạ giá thành sản xuất chip hàng loạt.
  • Nhà nghiên cứu học thuật: Cung cấp mô hình kiểm chuẩn tham chiếu (Golden Reference Model) phục vụ nghiên cứu nâng cao về tối ưu hóa độ trễ và các phương pháp kiểm tra tự động (UVM Verification).

Câu hỏi thường gặp

1. Yêu cầu hệ thống và công cụ tối thiểu để tổng hợp thiết kế là gì?

Hệ thống yêu cầu cài đặt phần mềm Xilinx ISE Design Suite 14.7 hoặc Xilinx Vivado (từ phiên bản 2018.1 trở lên). Cấu hình phần cứng tối thiểu gồm PC chạy hệ điều hành Linux/Windows, CPU 4 nhân, 8GB RAM và 30GB dung lượng ổ cứng khả dụng. Mã nguồn Verilog HDL chuẩn IEEE 1364-2001 hoàn toàn tương thích với các trình tổng hợp của Synopsys Design Compiler, Cadence Genus hoặc Intel Quartus Prime.

2. Giới hạn khả năng mở rộng băng thông của bộ chuyển đổi là bao nhiêu?

Thiết kế hiện tại hỗ trợ bus dữ liệu 32-bit với tần số xung nhịp tối đa đạt 148.65 MHz trên FPGA Kintex-7 (tương đương băng thông lý thuyết tối đa đạt xấp xỉ $594.6\text{ MB/s}$). Để mở rộng quy mô, kiến trúc đường ống có thể được nâng cấp lên độ rộng bus 64-bit hoặc 128-bit bằng cách thay đổi tham số cấu hình dữ liệu (DATA_WIDTH) trong tệp mã nguồn Verilog.

3. Bộ chuyển đổi xử lý như thế nào khi kết nối với các vi xử lý RISC-V hoặc ARM?

Bộ chuyển đổi đóng vai trò là một AHB Slave tiêu chuẩn. Khi kết nối với vi xử lý RISC-V (như Rocket Chip, SweRV) hoặc ARM Cortex qua giao tiếp AHB-Lite, vi xử lý chỉ cần xuất địa chỉ nằm trong không gian giải mã (0 đến 95). Module AHB_SLAVE sẽ tự động nhận diện giao dịch hợp lệ qua tín hiệu BS_VALID, kích hoạt APB_FSM để điều phối tín hiệu đến thiết bị ngoại vi mong muốn mà không đòi hỏi bất kỳ sự can thiệp phần mềm nào từ trình điều khiển (driver) của CPU.

4. Chi phí bản quyền và tính khả thi khi chuyển dịch sang công nghệ ASIC (Silicon Fabrication)?

Mã nguồn thiết kế hoàn toàn mở và không chứa các IP lõi sở hữu trí tuệ độc quyền từ bên thứ ba. Thiết kế sử dụng các cổng logic và thanh ghi D-FF chuẩn nên hoàn toàn khả thi để tổng hợp trực tiếp sang các thư viện bán dẫn tiêu chuẩn (Standard Cell Library) của các hãng đúc chip (TSMC, GlobalFoundries, UMC) ở các tiến trình công nghệ từ $180\text{ nm}$ xuống đến $7\text{ nm}$ với chi phí bản quyền là 0 đồng.

5. Làm thế nào để khắc phục hiện tượng thắt cổ chai hiệu năng khi ngoại vi APB phản hồi chậm?

Khi ngoại vi APB yêu cầu nhiều chu kỳ để xử lý (ví dụ: RAM truy xuất chậm hoặc thanh ghi UART chờ dữ liệu), ngoại vi sẽ hạ tín hiệu PREADY xuống mức 0. Máy trạng thái APB_FSM sẽ giữ bus ở trạng thái ACCESS/ENABLE, đồng thời module AHB_SLAVE phản hồi HREADYOUT = 0 về phía AHB Master. Cơ chế này đảm bảo dữ liệu không bị ghi đè hay thất thoát, bảo toàn 100% tính đúng đắn của chu trình đọc/ghi.

Kết luận

Đồ án tốt nghiệp "Thiết kế và đánh giá bộ chuyển đổi AHB Lite sang APB Bus" đã giải quyết trọn vẹn bài toán chuyển đổi giao thức truyền thông trong kiến trúc hệ thống trên chip SoC. Bằng việc đề xuất cấu trúc đệm thanh ghi đường ống hai tầng đối xứng kết hợp với máy trạng thái hữu hạn đồng bộ, thiết kế đã khắc phục triệt để hiện tượng lệch pha địa chỉ - dữ liệu và bảo đảm tính toàn vẹn tuyệt đối cho các giao dịch truyền chuỗi burst phức tạp (INCR4, WRAP4).

Với tần số hoạt động đạt 148.65 MHz, công suất tiêu thụ tối ưu 80 mW và mức chiếm dụng tài nguyên siêu nhỏ chỉ 68 LUTs trên nền tảng FPGA Xilinx Kintex-7, công trình không chỉ có giá trị học thuật xuất sắc mà còn sở hữu tiềm năng ứng dụng thực tiễn cao trong các thiết kế vi điều khiển SoC, vi mạch xử lý nhúng và hệ thống IoT tiết kiệm năng lượng. Đề tài mở ra tiền đề vững chắc cho việc phát triển các khối cầu nối đa miền xung nhịp bất đồng bộ và hỗ trợ các chuẩn bus bảo mật tiên tiến trong tương lai.