Tổng quan về luận án

Sự bùng nổ của hạ tầng viễn thông và Internet thế hệ mới đã đưa các dịch vụ truyền thông dữ liệu thời gian thực—bao gồm hội nghị truyền hình độ phân giải cao, thoại qua giao thức IP (VoIP), hệ thống giám sát công nghiệp SCADA, cơ sở dữ liệu y tế từ xa và phân tích dữ liệu khoa học—trở thành huyết mạch của xã hội số. Đặc thù cốt lõi của dữ liệu thời gian thực được luận án định nghĩa rõ nét: "Dữ liệu thời gian thực là dữ liệu không được lưu trữ hoặc lưu trữ nhưng nó được chuyển đến người dùng cuối nhanh nhất khi nó được thu thập. Xử lý dữ liệu thời gian thực không chỉ yêu cầu đảm bảo tính đúng đắn của dữ liệu mà còn yêu cầu thời gian xử lý dữ liệu nhanh, kịp thời." Để duy trì chất lượng dịch vụ (QoS), các tham số mạng như độ trễ truyền gói (latency), độ biến thiên trễ (jitter), băng thông khả dụng (bandwidth) và tỷ lệ mất gói (packet loss) phải được kiểm soát trong những ngưỡng dung hạn vô cùng khắt khe.

Mâu thuẫn căn bản nảy sinh khi triển khai an ninh thông tin trên nền mạng IP mở: các giao thức bảo mật phổ biến như Giao thức bảo mật truyền thời gian thực (SRTP - RFC 3711) và Bảo mật lớp mạng (IPSec - RFC 4301) hiện sử dụng chủ yếu các thuật toán mã hóa khối tiêu chuẩn như Chuẩn mã hóa tiên tiến (AES/Rijndael) hoặc Camellia. Luận án đã chỉ ra khoảng trống nghiên cứu then chốt trong bức tranh công nghệ hiện hành: "Các thuật toán mật mã hiện nay đang sử dụng để bảo mật cho dữ liệu thời gian thực trên mạng IP chưa được thiết kế riêng để phù hợp cho những ứng dụng chuyên biệt như ứng dụng thời gian thực. Các thuật toán thường được thiết kế cho tích hợp được cả trên phần cứng và phần mềm nên khi sử dụng các thuật toán này cho thiết kế các thiết bị mật mã chuyên dụng thì các thuật toán không chạy với hiệu năng cao nhất." Việc sử dụng các bảng tra thế tĩnh (static S-Box) và các phép nhân ma trận phức tạp trên trường Galois $GF(2^8)$ trong AES tạo ra độ trễ lan truyền lớn và tiêu tốn đáng kể tài nguyên logic khi triển khai trên phần cứng chuyên dụng dạng VLSI (FPGA/ASIC).

Để giải quyết triệt để bài toán này, luận án xác lập hệ thống câu hỏi nghiên cứu và giả thuyết khoa học:

  • Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để khắc phục triệt để các lỗ hổng trước thám mã lượng sai (DCA) và thám mã tuyến tính (LCA) của thuật toán SPECTR-128 mà vẫn duy trì thông lượng phần cứng cực đại?
  • Câu hỏi nghiên cứu 2 (RQ2): Cấu trúc phần tử điều khiển được (Controlled Element - CE) nào có khả năng tối ưu hóa 100% dung lượng ô nhớ/khối logic lập trình (CLB) trên FPGA thay vì mức 50% của các phần tử thế hệ trước?
  • Câu hỏi nghiên cứu 3 (RQ3): Quy luật thiết kế nào cho phép kiến tạo mạng chuyển vị thay thế điều khiển được (CSPN) bậc cao dựa trên phần tử mới $F_{2/4}$ vừa đảm bảo tính tự nghịch đảo (involution), vừa đạt độ phi tuyến tối đa?
  • Giả thuyết khoa học 1 (H1): Cải tiến cấu trúc hàm phi tuyến $G$, khối mở rộng $E$ và cơ chế hoán vị khóa trong SPECTR-128 sẽ làm suy giảm xác suất vi sai cực đại xuống dưới ngưỡng thám mã khả thi ($P \le 2^{-64}$).
  • Giả thuyết khoa học 2 (H2): Việc phát triển lớp nguyên thủy $F_{2/4}$ tích hợp lược đồ khóa vòng "cùng bay" (on-the-fly key scheduling) cho họ thuật toán TMN sẽ nâng cao chỉ số hiệu năng thông lượng trên diện tích tài nguyên (Throughput/Area) trên FPGA vượt trội so với các thuật toán chung khảo AES.

Khung lý thuyết của công trình được định vị vững chắc trên nền tảng lý thuyết thông tin của Shannon (1949) về tính hỗn loạn (confusion) và khuếch tán (diffusion), nguyên lý mạng Feistel, mạng hoán vị thay thế (SPN), kết hợp với lý thuyết toán tử phụ thuộc dữ liệu (DDO) và mạng chuyển vị điều khiển được (CP) của Moldovyan et al. Đóng góp đột phá của luận án là việc xây dựng thành công họ thuật toán TMN64 (khối 64-bit, 10 vòng) và TMN128 (khối 128-bit, 14 vòng, khóa 256-bit) trên các phần tử $F_{2/1}, F_{2/2}$ và phần tử mới $F_{2/4}$. Nghiên cứu đạt bước nhảy vọt khi giảm xác suất đặc trưng vi sai hai vòng xuống mức $P_2 \approx 2^{-64}$ (TMN64) và $P_2 \approx 2^{-65}$ (TMN128), loại bỏ thời gian trễ nạp khóa (zero key setup latency), tối ưu hóa diện tích vi mạch trên FPGA Xilinx và vượt qua toàn diện các tiêu chuẩn kiểm định thống kê khắt khe của dự án Châu Âu NESSIE.

Literature Review và Positioning

Lịch sử phát triển của thuật toán mật mã khối đối xứng ghi nhận hai trường phái kiến trúc kinh điển: mạng Feistel (đại diện tiêu biểu là chuẩn DES năm 1977 của IBM/NIST, Camellia năm 2000 của NTT/Mitsubishi, và GOST 28147-89 của Liên Xô) và mạng SPN (tiêu biểu là AES/Rijndael năm 2001 của Daemen & Vincent Rijmen). Tại Hoa Kỳ, NIST đã chuẩn hóa AES sau quá trình đánh giá đa tiêu chí khắt khe; tại Châu Âu, dự án NESSIE (New European Schemes for Signatures, Integrity and Encryption) và viện INRIA đã thiết lập các chuẩn đánh giá độ an toàn toàn diện.

Song song với dòng chảy mật mã học thuật toán, nhánh nghiên cứu cứng hóa phần cứng trên nền công nghệ FPGA/ASIC nhằm nâng cao tốc độ mã hóa cho giao thức IPSec và SRTP đã thu hút nhiều công trình quốc tế. Điển hình, Wu, Niu và Zhang (2013) đã nghiên cứu cứng hóa toàn phần giao thức IPSec trên FPGA sử dụng AES-ESP và Diffie-Hellman RSA 1024/2048-bit cho IKEv2. Kaur, Bhardwaj và Kumar (2013) cùng với Ashwini và Akshay (2014) tập trung tối ưu hóa đường ống (pipelining) cho lõi IP AES trên FPGA. Khảo sát tổng quan của Shylashree, Bhat và Shridhar (2012) khẳng định kỹ thuật pipeline giúp tăng thông lượng xử lý đáng kể. Tuy nhiên, điểm hạn chế căn bản của các công trình này là chỉ tập trung tối ưu hóa kiến trúc mạch cho các thuật toán có sẵn mà không cải tiến cấu trúc toán học của chính các nguyên thủy mật mã bên trong.

Trường phái thứ ba—sử dụng toán tử chuyển vị phụ thuộc dữ liệu (Data-Dependent Permutations - DDP) và mạng chuyển vị thay thế điều khiển được (CSPN)—được khởi xướng bởi Moldovyan et al. (2002, 2004) với đại diện là thuật toán SPECTR-128. Cấu trúc này cho phép thực thi phép biến đổi phi tuyến cực nhanh trong một chu kỳ xung nhịp. Tuy nhiên, tồn tại một cuộc tranh luận học thuật sâu sắc:

  1. Trường phái bảo thủ: Cho rằng các phép hoán vị phụ thuộc dữ liệu nếu đi kèm với lược đồ sinh khóa nội vi (Internal Key Scheduling - IKS) quá đơn giản sẽ để lộ các đặc trưng vi sai cục bộ, dễ bị tổn thương trước thám mã lượng sai (Biham & Shamir, 1991) và thám mã tuyến tính (Matsui, 1993).
  2. Trường phái DDP hiện đại: Khẳng định tính khả thi của việc kết hợp DDP với các hàm phi tuyến $G$ và phép thế điều khiển được (COS) để tạo ra các hệ mật mã có thông lượng phần cứng siêu cao mà vẫn kháng thám mã giải tích.

Luận án của NCS Đỗ Thị Bắc định vị chính xác vào khoảng trống học thuật này. Bằng cách tái cấu trúc thuật toán SPECTR-128 và phát triển các phần tử nguyên thủy điều khiển được $F_{2/2}$ và $F_{2/4}$, công trình đã bắc nhịp cầu hoàn hảo giữa tốc độ phần cứng của kiến trúc DDP và độ an toàn vi sai/tuyến tính tuyệt đối theo chuẩn mực quốc tế.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng trực tiếp lý thuyết nền tảng của Shannon (1949) về việc lượng hóa tính hỗn loạn và khuếch tán trong không gian toán tử biến thiên phụ thuộc dữ liệu. Nghiên cứu thách thức định kiến cho rằng các cấu trúc DDP không thể tạo ra bậc phi tuyến đại số cao như các bảng S-Box cố định trong trường Galois của AES.

Hệ thống định đề và mệnh đề toán học được xác lập chặt chẽ:

  • Mệnh đề 1 (Về tính phi tuyến cực đại của hàm Boole): Hàm Boole $f: {0,1}^n \to {0,1}$ cấu thành phần tử $F_{2/2}$ và $F_{2/4}$ phải là hàm cân bằng, có khoảng cách Hamming đến tập tất cả các hàm Affine đạt giá trị cực đại, tức $NL(f) = \min_{i} d_H(f, \phi_i) = 4$ trên không gian 4 biến, đảm bảo triệt tiêu các phép xấp xỉ tuyến tính của Matsui.
  • Mệnh đề 2 (Về tính xoắn và tự nghịch đảo của mạng CSPN): Một mạng $F_{n/m}$ nhiều lớp được định nghĩa bởi cấu trúc xếp chồng $F_{n/m} = L_1 \circ \pi_1 \circ L_2 \circ \dots \circ L_s$ sẽ là một biến đổi khả nghịch nếu và chỉ nếu các tầng chủ động $L_j$ là tự nghịch đảo ($L_j = L_j^{-1}$) và các hoán vị cố định $\pi_j$ thỏa mãn tính chất đối xứng trục $\pi_j = \pi_{s-j}^{-1}$.
  • Mệnh đề 3 (Bậc phi tuyến theo Lars Knudsen, 1994): Bậc phi tuyến đại số $deg(f)$ của hệ thống hàm điều khiển xác định khả năng chống chịu thám mã vi sai bậc cao, trong đó đạo hàm bậc $i$: $\Delta_{u_1,\dots,u_i} f(x) \ne 0$ với mọi hệ véc-tơ độc lập tuyến tính.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp đồng thời ba cấu phần lý thuyết: Lý thuyết hàm Boole phi tuyến đa biến, Lý thuyết topo mạng chuyển mạch viễn thông đa tầng (Benes/Clos network), và Lý thuyết thám mã lượng sai vi mô.

Khung phân tích này thiết lập 4 tiêu chí nghiêm ngặt để phân loại và tuyển chọn các phần tử nguyên thủy $F_{2/1}, F_{2/2}$ và $F_{2/4}$:

  1. Các hàm Boole $f_1, f_2$ là hàm logic cân bằng và có độ phi tuyến lớn nhất ($NL = 4$).
  2. Phép biến đổi $(x_1, x_2) \to (y_1, y_2)$ là một song ánh trên mọi trạng thái của véc-tơ điều khiển.
  3. Tổ hợp tuyến tính của các đầu ra $f_3 = f_1 \oplus f_2$ cũng phải là hàm cân bằng và có độ phi tuyến cực đại $NL(f_3) = 4$.
  4. Mọi phần tử điều khiển đều phải thỏa mãn tính chất xoắn (involutionary property).

Điều kiện biên lý thuyết được xác định rõ: Khung phân tích áp dụng cho các cấu trúc mã khối đối xứng đồng nhất, xử lý kích thước dữ liệu $n \in {64, 128}$ bit, không gian khóa 256-bit, hoạt động trong môi trường truyền gói IP không đồng bộ.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ thế giới quan thực chứng luận (Positivism) kết hợp phương pháp thiết kế kỹ thuật định lượng chuẩn xác. Thiết kế đa tầng bao gồm:

  • Tầng 1 (Toán học đại số): Phân tích không gian véc-tơ nhị phân ${0, 1}^n$, tính toán ma trận phân phối vi sai (DDT), bảng xấp xỉ tuyến tính (LAT), và khoảng cách Hamming $W(U) = \sum u_i$.
  • Tầng 2 (Kiến trúc giải thuật): Xây dựng các thủ tục mã hóa vòng $Crypt(R, L, A^{(1)}, A^{(2)}, A^{(3)}, A^{(4)})$, biến đổi đầu $IT$, biến đổi cuối $FT$, và thủ tục mở rộng khóa $Q_exp$.
  • Tầng 3 (Hiện thực hóa phần cứng): Mô hình hóa kiến trúc vi mạch ở mức truyền thanh ghi (RTL) bằng ngôn ngữ VHDL, phân tích trên phần mềm ModelSim và tổng hợp trên công nghệ FPGA Xilinx.

Quy trình nghiên cứu rigorous

Quy trình thực nghiệm áp dụng chiến lược tam giác đạc phương pháp (Methodological Triangulation):

  1. Giao thức thu thập và kiểm thử dữ liệu: Tạo lập tập dữ liệu thử nghiệm ngẫu nhiên giả lập quy mô lớn ($10^6$ đến $10^8$ khối bản rõ) để đánh giá tiêu chuẩn thác lũ chặt (Strict Avalanche Criteria - SAC). Phép biến đổi $f$ thỏa mãn SAC khi và chỉ khi với mọi $i$, hàm $f(x) \oplus f(x \oplus c_i)$ là hàm logic cân bằng với véc-tơ trọng số Hamming $W(c_i) = 1$.
  2. Đánh giá độ an toàn vi sai: Tính toán hàm xác suất vi sai cực đại $P_{max}(\Delta X \to \Delta Y) = \max_{\Delta X \ne 0, \Delta Y} \frac{|{X: f(X) \oplus f(X \oplus \Delta X) = \Delta Y}|}{2^n}$.
  3. Kiểm định chuẩn hóa quốc tế: Áp dụng trọn vẹn bộ công cụ thống kê NESSIE (bao gồm kiểm định tần số, kiểm định khối, kiểm định bước chạy Run-test, kiểm định ma trận nhị phân) với mức ý nghĩa thống kê $\alpha = 0.01$.

Data và phân tích

Dữ liệu thực nghiệm được đo đạc trực tiếp từ các báo cáo tổng hợp phần cứng (Synthesis & Place-and-Route Reports) trên hai chế độ vận hành: Chế độ vòng lặp cơ sở (Iterative Looping - IL) và Chế độ đường ống toàn phần (Pipeline - PP).

Các chỉ số thống kê bao gồm: Số lượng khối logic lập trình được (CLB Slices), bảng tra Look-Up Tables (LUTs), thanh ghi Flip-Flop (FF), tần số xung nhịp tối đa $F_{max}$ (MHz), và thông lượng mã hóa $Throughput = \frac{Block_Size \times F_{max}}{Clock_Cycles}$ (Mbps/Gbps). Kết quả được đối chuẩn trực tiếp với bộ mã nguồn VHDL chuẩn của Cơ quan An ninh Quốc gia Hoa Kỳ (NSA) dành cho 5 thuật toán chung khảo AES: Rijndael, Serpent, Twofish, RC6 và MARS.

Phát hiện đột phá và implications

Những phát hiện then chốt

Phát hiện 1: Khắc phục triệt để lỗ hổng cấu trúc của SPECTR-128. Thuật toán gốc SPECTR-128 tuy đạt tốc độ cao nhờ tầng DDP $P_{64/192}$ và $P_{64/192}^{-1}$ (tạo thành hoán vị bậc cực đại $P_{64/384}$), nhưng việc sử dụng hàm phi tuyến $G$ dạng toán tử hai vị trí điều khiển được phụ thuộc dữ liệu (CTPO) kết hợp với hoán vị khóa $P_{256/1}(e)$ tạo ra các đường truyền vi sai xác suất cao ở các vòng 1-3. Luận án đã tái cấu trúc hàm $G$, biến đổi đầu $IT$ và biến đổi cuối $FT$, đưa xác suất đặc trưng vi sai toàn cục xuống dưới $2^{-128}$, vô hiệu hóa hoàn toàn kỹ thuật thám mã vi sai.

Phát hiện 2: Tối ưu hóa 100% dung lượng phần cứng thông qua phần tử $F_{2/2}$. Luận án chỉ ra bằng chứng thực nghiệm rõ nét: "Thực tế khi thiết kế trên FPGA, với mỗi khối nhớ dùng để biểu diễn một phần tử F2/1 thì tài nguyên của ô nhớ chỉ được sử dụng một nửa, tức là chỉ sử dụng 50% dung lượng ô nhớ và khi đó, phần còn lại là không tận dụng được. Còn khi sử dụng CE F2/2 sẽ tận dụng được 100% dung lượng ô nhớ." Cặp hàm Boole 4 biến của $F_{2/2}$ ($y_1 = f_1(x_1, x_2, v, z); y_2 = f_2(x_1, x_2, v, z)$) khớp hoàn hảo với cấu trúc 4-input LUT của kiến trúc FPGA, giúp tiết kiệm 40-50% diện tích vi mạch so với việc sử dụng $F_{2/1}$.

Phát hiện 3: Sáng tạo phần tử nguyên thủy $F_{2/4}$ với đặc tính mật mã vượt trội. Luận án phát triển thành công lớp phần tử $F_{2/4}$ được điều khiển bởi véc-tơ 4-bit, tạo thành 16 phép thế $2 \times 2$. Trong số hàng ngàn cấu hình, luận án đã sàng lọc được chính xác 10 phương án tối ưu thỏa mãn đồng thời tính chất xoắn và độ phi tuyến cực đại $NL=4$. Khi tích hợp vào mạng CSPN, đặc trưng vi sai hai vòng đạt mức an toàn kỷ lục:

  • Thuật toán TMN64: Xác suất đặc trưng vi sai hai vòng $(A_1, B_0) \to (A_1, B_0)$ giảm từ $P_2 \approx 2^{-31}$ (ở $F_{2/1}$) xuống $P_2 \approx 2^{-36}$ (ở $F_{2/2}$) và đạt mức tuyệt đối $P_2 \approx 2^{-64}$ (ở $F_{2/4}$).
  • Thuật toán TMN128: Xác suất vi sai hai vòng giảm từ $P_2 \approx 2^{-32}$ ($F_{2/1}$) xuống $P_2 \approx 2^{-37}$ ($F_{2/2}$) và đạt $P_2 \approx 2^{-65}$ ($F_{2/4}$).

Phát hiện 4: Triệt tiêu độ trễ nạp khóa bằng thủ tục $Q_exp$. Các thuật toán CSPN truyền thống phụ thuộc vào lược đồ khóa tĩnh hoặc bảng khóa nạp trước. Luận án đề xuất thủ tục $Q_exp$ sinh khóa vòng "cùng bay" trực tiếp từ khóa chính 256-bit trong từng chu kỳ mã hóa. Kết quả thực nghiệm cho thấy thời gian trễ đổi khóa bằng 0 ns, cho phép các thiết bị mã hóa chuyển ngữ cảnh kênh truyền liên tục mà không làm tăng jitter hay rớt gói.

Implications đa chiều

  • Về mặt lý thuyết: Cung cấp hệ phương pháp hoàn chỉnh để thiết kế và đánh giá các toán tử mật mã điều khiển được đa biến, mở ra hướng đi mới thay thế các cấu trúc S-Box tĩnh cổ điển.
  • Về mặt phương pháp luận: Chuẩn hóa quy trình đồng thiết kế (Co-design) từ mô hình toán học giải tích đến tối ưu hóa vi mạch phần cứng VHDL/FPGA và kiểm định thống kê đa tiêu chuẩn.
  • Về mặt thực tiễn và chính sách: Đặt nền móng vững chắc cho việc làm chủ công nghệ sản xuất thiết bị bảo mật dữ liệu thời gian thực "Make in Vietnam". Giải pháp cho phép chế tạo các IP Core mật mã hiệu năng cao tích hợp vào Router bảo mật, thiết bị tường lửa thế hệ mới và Gateway mạng IP chuyên dụng trong an ninh, quốc phòng và chính phủ điện tử.

Limitations và Future Research

Nhìn nhận một cách khách quan và khoa học, luận án tồn tại một số giới hạn nghiên cứu:

  1. Phạm vi kiểm thử phần cứng: Các kết quả thực nghiệm và thông số tối ưu diện tích/thông lượng mới được kiểm chứng trên nền tảng vi mạch logic khả trình FPGA (Xilinx Spartan/Virtex). Nghiên cứu chưa có điều kiện thực hiện quy trình đóng gói và chế tạo vi mạch tích hợp chuyên dụng ASIC (tape-out) thực tế để đo đạc chính xác công suất tiêu tán tĩnh và động (static/dynamic power consumption).
  2. Độ phức tạp định tuyến của $F_{2/4}$: Việc tăng số đường điều khiển lên 4-bit trong phần tử $F_{2/4}$ dẫn đến sự gia tăng mật độ dây nối nội vi (routing congestion) trong các mạng CSPN kích thước lớn, đòi hỏi các thuật toán tối ưu hóa vị trí linh kiện (Place & Route) chuyên sâu hơn.
  3. Mô hình thám mã vật lý: Nghiên cứu tập trung vào thám mã toán học (vi sai, tuyến tính, đại số) và kiểm định thống kê, chưa khảo sát sâu khả năng chống chịu trước các cuộc tấn công vật lý qua kênh kề (Side-Channel Attacks như DPA, CPA) hoặc tấn công chèn lỗi (Fault Injection Attacks).

Chương trình nghiên cứu tương lai được vạch ra với 4 hướng cụ thể:

  • Hiện thực hóa thiết kế vi mạch ASIC trên tiến trình công nghệ bán dẫn 28nm/14nm cho họ thuật toán TMN.
  • Nghiên cứu cơ chế chèn nhiễu logic ngẫu nhiên nhằm tăng cường khả năng kháng thám mã kênh kề cho kiến trúc CSPN.
  • Tích hợp họ thuật toán TMN vào các giao thức bảo mật lớp truyền tải mới (như QUIC, DTLS 1.3) phục vụ truyền phát video 8K thời gian thực và điều khiển xe tự hành qua mạng 5G/6G.
  • Khảo sát khả năng kết hợp cấu trúc CSPN với các thuật toán mật mã hậu lượng tử (Post-Quantum Cryptography).

Tác động và ảnh hưởng

Luận án tạo ra những tác động học thuật và thực tiễn sâu rộng:

  • Tác động học thuật: Các công trình công bố từ luận án đã bổ sung dữ liệu lý thuyết quan trọng cho cộng đồng nghiên cứu mật mã trong nước và quốc tế, đặc biệt là tại các cơ sở đào tạo trọng điểm như Học viện Kỹ thuật Mật mã, Học viện Công nghệ Bưu chính - Viễn thông, và Học viện Kỹ thuật Quân sự.
  • Chuyển đổi công nghiệp: Cung cấp lõi sở hữu trí tuệ (IP Core) sẵn sàng tích hợp vào các thiết bị mã hóa phần cứng chuyên dụng, nâng cao năng lực cạnh tranh của các doanh nghiệp an toàn thông tin nội địa trong việc cung cấp giải pháp bảo mật cho hạ tầng tài chính, ngân hàng và viễn thông.
  • Tác động an ninh quốc gia: Góp phần hiện thực hóa mục tiêu tự chủ về công nghệ mật mã, giảm thiểu sự phụ thuộc vào các sản phẩm và tiêu chuẩn bảo mật đóng gói sẵn từ nước ngoài—vốn tiềm ẩn nguy cơ về cửa sau (backdoor) và lỗ hổng chưa công bố.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học viên cao học: Tiếp cận một tài liệu tham khảo chuẩn mực về phương pháp luận thiết kế mã khối, kỹ thuật thám mã vi sai/tuyến tính và quy trình mô phỏng VHDL/FPGA.
  • Các nhà khoa học mật mã chuyên sâu: Khai thác khung phân tích toán học về hàm Boole đa biến và lớp nguyên thủy $F_{2/4}$ để mở rộng cho các hệ mật mã phi đối xứng hoặc hàm băm tốc độ cao.
  • Kỹ sư thiết kế phần cứng R&D: Ứng dụng trực tiếp các kiến trúc mạch CSPN tối ưu tài nguyên logic, giải quyết triệt để bài toán thắt cổ chai về thông lượng và độ trễ nạp khóa trong các hệ thống nhúng thời gian thực.
  • Cơ quan quản lý nhà nước và lực lượng vũ trang: Sở hữu cơ sở khoa học vững chắc để xây dựng và ban hành Tiêu chuẩn Mật mã Quốc gia cho các hệ thống truyền dẫn dữ liệu chuyên dụng bảo vệ bí mật nhà nước.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và mở rộng lý thuyết nào? Đóng góp độc đáo nhất là việc phát hiện và mô hình hóa thành công lớp phần tử nguyên thủy điều khiển được $F_{2/4}$ với 10 cấu hình xoắn đạt độ phi tuyến cực đại $NL=4$. Công trình đã mở rộng trực tiếp lý thuyết toán tử phụ thuộc dữ liệu của Moldovyan et al. và lý thuyết thác lũ nghiêm ngặt (SAC) của Webster & Tavares, chứng minh rằng mạng CSPN bậc cao có thể triệt tiêu hoàn toàn đặc trưng vi sai mà không cần dựa vào các hộp S-Box tĩnh cồng kềnh.

2. Đột phá về phương pháp luận so với các nghiên cứu quốc tế trước đây là gì? Khác với công trình của Wu et al. (2013) hay Kaur et al. (2013)—vốn chỉ dừng lại ở việc tối ưu hóa sơ đồ đường ống (pipelining) cho thuật toán AES có sẵn—luận án đã thực hiện một quy trình đồng thiết kế hoàn chỉnh: Tối ưu từ cấu trúc toán học của nguyên thủy logic cấp thấp ($F_{2/2}, F_{2/4}$), tối ưu hóa cấu trúc vòng lặp $Crypt$, tích hợp lược đồ sinh khóa on-the-fly $Q_exp$, đến kiểm định độ an toàn thực nghiệm bằng bộ công cụ NESSIE trên phần cứng FPGA thực tế.

3. Phát hiện bất ngờ nhất trong quá trình thực nghiệm là gì? Phát hiện bất ngờ nhất là việc đạt được thông lượng mã hóa cực đại với thời gian trễ nạp khóa bằng 0 (Zero Key Setup Latency) nhưng xác suất vi sai hai vòng vẫn bị chặn ở mức cực tiểu $P_2 \le 2^{-65}$ trên TMN128. Kết quả này xóa bỏ hoàn toàn quan niệm truyền thống cho rằng các thuật toán có lược đồ sinh khóa đơn giản luôn đi kèm với rủi ro bảo mật trước thám mã vi sai.

4. Luận án có cung cấp đầy đủ giao thức để tái lập nghiên cứu không? Có. Toàn bộ bảng chân lý của các hàm Boole, sơ đồ kết nối chi tiết của các khối $P_{64/192}, P_{64/192}^{-1}$, các phương án cấu hình phần tử $F_{2/4}$, thuật toán sinh khóa $Q_exp$, và mã nguồn mô tả phần cứng VHDL đều được trình bày minh bạch trong các chương và phần phụ lục của luận án.

5. Lộ trình nghiên cứu 10 năm tiếp theo được định hình như thế nào? Lộ trình 10 năm tập trung vào 3 trọng tâm: (1) Chế tạo thử nghiệm và thương mại hóa chip bảo mật chuyên dụng ASIC TMN-Core trên công nghệ bán dẫn tiên tiến; (2) Thiết kế các cơ chế phần cứng chống tấn công kênh kề và tấn công thám mã lượng tử; (3) Mở rộng kiến trúc CSPN cho giao thức bảo mật luồng thông tin tốc độ Terabit/s trong mạng điện toán đám mây và vệ tinh quân sự.

Kết luận

Luận án tiến sĩ của NCS Đỗ Thị Bắc đã giải quyết trọn vẹn và xuất sắc bài toán bảo mật dữ liệu thời gian thực trên mạng IP thông qua hệ thống 5 đóng góp cốt lõi:

  1. Cải tiến toàn diện cấu trúc thuật toán SPECTR-128, loại bỏ các đặc trưng vi sai và tuyến tính yếu, nâng cao độ an toàn lên mức tương đương chuẩn quốc tế.
  2. Thiết kế và tối ưu hóa thành công họ thuật toán TMN trên nền tảng phần tử $F_{2/2}$, tận dụng 100% dung lượng bảng tra Look-Up Table trên FPGA, tiết kiệm một nửa tài nguyên logic so với thế hệ $F_{2/1}$.
  3. Phát minh lớp phần tử nguyên thủy mật mã mới $F_{2/4}$, xây dựng 10 biến thể xoắn tối ưu, thiết lập mạng CSPN có xác suất đặc trưng vi sai hai vòng đạt mức kỷ lục ($P_2 \le 2^{-65}$).
  4. Sáng tạo thủ tục sinh khóa vòng "cùng bay" $Q_exp$, triệt tiêu hoàn toàn thời gian trễ đổi khóa, tối ưu hóa tuyệt đối cho các tham số chất lượng dịch vụ (QoS) thời gian thực.
  5. Kiểm chứng toàn diện độ an toàn theo tiêu chuẩn Châu Âu NESSIE và chứng minh hiệu năng vượt trội thông qua mô phỏng phần cứng VHDL/FPGA so với các thuật toán chung khảo AES của Hoa Kỳ.

Công trình đánh dấu bước chuyển dịch quan trọng trong tư duy thiết kế mật mã học hiện đại: Chuyển từ việc áp dụng thụ động các thuật toán mã hóa đa dụng sang việc chủ động phát triển các hệ mật mã chuyên dụng tối ưu hóa cho phần cứng vi mạch tốc độ cao. Kết quả của luận án mở ra những chân trời nghiên cứu mới, đồng thời tạo tiền đề kỹ thuật vững chắc để bảo vệ an ninh mạng và chủ quyền thông tin quốc gia trong kỷ nguyên số.