Giới thiệu dự án

Theo thống kê của Tổ chức Y tế Thế giới (WHO), tai nạn giao thông cướp đi sinh mạng của khoảng 1,3 triệu người mỗi năm trên toàn cầu. Trong đó, phần lớn nguyên nhân bắt nguồn từ sự mất tập trung, mệt mỏi của người điều khiển phương tiện hoặc sự suy giảm tầm nhìn dẫn đến việc chệch làn đường không kiểm soát. Để giải quyết triệt để vấn đề này, Hệ thống Hỗ trợ Lái xe Nâng cao (ADAS - Advanced Driver Assistance Systems) và các giải pháp xe tự hành (Autonomous Vehicles) đóng vai trò nền tảng. Trong kiến trúc cảm nhận (perception) của ADAS, nhận diện làn đường (Lane Detection) là tác vụ thị giác máy tính cốt lõi, quyết định trực tiếp tới khả năng giữ làn tự động (Lane Keeping Assist - LKA) và điều hướng an toàn.

                         +-----------------------------------+
                         | Grayscale Stream (Camera Input)   |
                         +-----------------+-----------------+
                                           |
                                           v
+------------------------------------------------------------------------------------+
| Pha 1: Phát hiện biên cạnh độ nhạy cao (Gaussian 3x3 + Sobel Gx/Gy + CORDIC)       |
+------------------------------------------+-----------------------------------------+
                                           |
                                           v
+------------------------------------------------------------------------------------+
| Pha 2: Lọc nhiễu & Phân tích cấu trúc (NMSS + Rising-Falling + Delta_x + Tilt)     |
+------------------------------------------+-----------------------------------------+
                                           |
                                           v
+------------------------------------------------------------------------------------+
| Pha 3: Tối ưu Hough Transform (x_mid, phi_mid, x_extend +-2px, Quét +-5 độ)       |
+------------------------------------------+-----------------------------------------+
                                           |
                                           v
                         +-----------------+-----------------+
                         | Trục làn đường & Tọa độ điều hướng|
                         +-----------------------------------+

Thực tế giao thông đặt ra những bài toán hóc búa: vạch kẻ đường bị phai mờ, thời tiết khắc nghiệt (mưa lớn, sương mù, ban đêm thiếu sáng, chói lóa ngược sáng), cùng với các vật thể gây nhiễu nghiêm trọng như mũi tên chỉ hướng, bóng cây, lan can dải phân cách và phương tiện xung quanh. Đồng thời, các thuật toán học sâu (Deep Learning) hay xử lý ảnh truyền thống trên CPU/GPU thường tiêu tốn tài nguyên tính toán lớn, độ trễ cao và khó đạt chuẩn thời gian thực (Real-time) trên các bộ điều khiển nhúng công suất thấp.

Dự án "Nghiên cứu, thiết kế và hiện thực IP phần cứng phát hiện làn đường" (Đại học Công nghệ Thông tin - ĐHQG TP.HCM, 2024) được phát triển nhằm mục tiêu:

  1. Nghiên cứu giải thuật phát hiện biên cạnh độ nhạy cao kết hợp bộ lọc cấu trúc hình học đặc thù của làn đường.
  2. Tối ưu hóa biến đổi Hough Transform (HT) thông qua các đề xuất điểm trung tâm ($x_{mid}$), góc nghiêng trung bình ($\phi_{mid}$) và cửa sổ xoay góc thích nghi.
  3. Thiết kế kiến trúc IP Core phần cứng xử lý luồng (streaming) hoàn chỉnh trên FPGA bằng ngôn ngữ Verilog HDL.
  4. Triển khai và xác thực thời gian thực trên bo mạch FPGA Xilinx Virtex-7 (VC707), đạt tần số xung nhịp 300 MHz với độ trễ xử lý ở mức nano-giây.

Phạm vi nghiên cứu tập trung vào việc xử lý ảnh đơn sắc (grayscale stream), giải quyết triệt để các trường hợp vạch kẻ đường thẳng và hơi cong trong các điều kiện môi trường bất lợi từ tập dữ liệu CULane Benchmark.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Các hướng tiếp cận nhận diện làn đường hiện nay trên thị trường chia làm hai trường phái chính: Mô hình Học sâu (Deep Learning) và Xử lý ảnh cổ điển (Classical Computer Vision).

Phương pháp / Giải pháp Ưu điểm Nhược điểm Tốc độ & Tài nguyên
LkLaneNet (CNN Large-Kernel) Độ chính xác cao trong cảnh phức tạp, nhận diện đa làn tốt. Khối lượng tham số khổng lồ, đòi hỏi GPU cao cấp, tiêu thụ nhiều năng lượng. 18 FPS (Jetson Xavier), 165 FPS (NVIDIA RTX 3090). Không phù hợp vi điều khiển nhúng.
Hough Transform trên CPU (MATLAB / C++) Dễ triển khai, phát hiện tốt các đoạn thẳng hình học. Không gian tham số lớn, tính toán hàm lượng giác chậm, bế tắc khi xử lý real-time. 74 ms/frame (~13.5 FPS) trên CPU Intel Core i7-6700K.
Đề xuất: IP Hardware FPGA (Verilog HDL) Xử lý streaming theo luồng điểm ảnh (Line Buffer), song song hóa cực đại, công suất thấp. Yêu cầu thiết kế mạch chuyên sâu, tối ưu hóa điểm cố định (Fixed-point arithmetic). >300 FPS, tần số 300 MHz trên Xilinx Virtex-7, độ trễ pipeline vài clock cycles.

Phân loại yêu cầu hệ thống theo mô hình MoSCoW:

  • Must have: Khả năng lọc nhiễu Gaussian $3 \times 3$, tính toán Gradient Sobel hai hướng $G_x, G_y$, thuật toán rút gọn NMSS (Non-Maximum Suppression Simple), kiểm tra cấu trúc Rising-Falling và mô-đun Hough Transform tối ưu.
  • Should have: Tối ưu bộ nhớ Line Buffer bằng dịch bit (Shift-registers), kiến trúc CORDIC tính góc nghiêng $\theta$ không cần bộ nhớ bảng (LUT-less).
  • Could have: Khả năng mở rộng tọa độ $x_{extend} \pm 2\text{ pixel}$ để tăng cường độ mịn của làn đường bị đứt đoạn.
  • Won't have: Xử lý các góc cua chữ U hoặc bùng binh phức tạp trong phiên bản RTL hiện tại.

Thiết kế hệ thống

Kiến trúc phần cứng của IP được thiết kế dạng đường ống tuần tự (Hardware Pipelined Architecture), bao gồm các khối chức năng chính kết nối trực tiếp với luồng dữ liệu camera đầu vào:

[Pixel Input] ---> [Line_Buffer 1 (3 Lines)] ---> [Gaussian 3x3 Unit]
                          |
                          v
[Line_Buffer 2] ---> [Sobel Gx/Gy & CORDIC] ---> [NMSS Unit]
                          |
                          v
[Lane Feature Checks: Rising-Falling & Delta_x] ---> [Hough Transform Engine] ---> [Lane Coordinates]
  1. Line Buffer 1 & 2: Lưu trữ đệm 3 dòng quét liên tiếp của bức ảnh để tạo cửa sổ trượt $3 \times 3$, cho phép tính toán tích chập trong 1 chu kỳ xung nhịp duy nhất mà không cần bộ nhớ RAM ngoài.
  2. Khối tiền xử lý Gaussian $3 \times 3$: Giảm thiểu nhiễu ngẫu nhiên với ma trận hạt nhân được tối ưu hóa thành các lũy thừa của 2 để chuyển phép nhân/chia thành phép dịch bit ($>>$): $$K_{Gaussian} = \frac{1}{16} \begin{bmatrix} 1 & 2 & 1 \ 2 & 4 & 2 \ 1 & 2 & 1 \end{bmatrix}$$
  3. Khối Sobel & CORDIC: Tính toán xấp xỉ biên độ Gradient $G_{mag} = |G_x| + |G_y|$ nhằm triệt tiêu bộ căn bậc hai phức tạp, đồng thời sử dụng thuật toán CORDIC (Coordinate Rotation Digital Computer) để tính góc gradient: $$\theta = \arctan\left(\frac{G_y}{G_x}\right)$$
  4. Khối Non-Maximum Suppression Simple (NMSS): Lọc điểm cực đại cục bộ theo phương ngang để làm mỏng biên cạnh.
  5. Khối kiểm tra đặc trưng hình học: Đánh giá xung cạnh Rising-Falling, kiểm tra độ rộng làn đường $\Delta x \in [5, 15]\text{ px}$, và độ tương đồng góc nghiêng hai cạnh song song.
  6. Khối Hough Transform tối ưu & Bộ nhớ Voting kép: Tích lũy không gian tham số $(\rho, \phi)$ với cơ chế Reset song song (Dual-port RAM ping-pong buffer).

Methodology

Quy trình nghiên cứu và phát triển tuân theo mô hình phân tầng từ thuật toán đến phần cứng (Algorithm-to-Hardware Co-Design):

  • Pha nghiên cứu giải thuật (Software Golden Model): Mô hình hóa toàn bộ thuật toán trên Python/OpenCV và C++ với bộ dữ liệu CULane. Phân tích phân bố giá trị pixel, xác lập các ngưỡng tối ưu ($thresh_gradient = 10 \div 50$, $thresh_delta_width_lane = 5 \div 15$).
  • Pha thiết kế vi kiến trúc RTL: Chuyển đổi các giải thuật sang sơ đồ khối phần cứng, phân chia tầng thanh ghi (Pipeline stages) và mô tả bằng Verilog-2001.
  • Pha xác minh và tổng hợp (Synthesis & Implementation): Kiểm tra chức năng thông qua Vivado Simulator (ModelSim), đối soát kết quả Bit-accurate với Software Model. Chạy ràng buộc thời gian (Timing Constraints) và tối ưu mức tiêu thụ năng lượng.

Implementation và kết quả

Development process

Quá trình hiện thực giải thuật tập trung vào việc biến đổi các công thức toán học phức tạp thành các khối mạch logic có hiệu năng cao nhất trên FPGA.

// Trích xuất đoạn mã Verilog tính toán Gaussian Kernel 3x3 bằng phép dịch bit
module gaussian_filter_3x3 (
    input  wire        clk,
    input  wire        rst_n,
    input  wire [7:0]  p00, p01, p02,
    input  wire [7:0]  p10, p11, p12,
    input  wire [7:0]  p20, p21, p22,
    output reg  [7:0]  pixel_out
);
    wire [11:0] sum_stage1;
    wire [11:0] sum_stage2;

    // Nhân ma trận: 1*p00 + 2*p01 + 1*p02 + 2*p10 + 4*p11 + 2*p12 + 1*p20 + 2*p21 + 1*p22
    assign sum_stage1 = (p00 + p02 + p20 + p22) + ((p01 + p10 + p12 + p21) << 1);
    assign sum_stage2 = sum_stage1 + (p11 << 2);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            pixel_out <= 8'd0;
        else
            pixel_out <= sum_stage2 >> 4; // Chia 16 bang phep dich 4 bit
    end
endmodule

// Thuật toán kiểm tra điều kiện NMSS (Non-Maximum Suppression Simple)
module nmss_detector (
    input  wire [11:0] grad_left,   // G4
    input  wire [11:0] grad_center, // G5
    input  wire [11:0] grad_right,  // G6
    input  wire [11:0] thresh_grad, // thresh_gradient = 50
    output wire        is_nmss_edge
);
    // Điều kiện: Điểm giữa phải lớn hơn hai bên và tất cả vượt ngưỡng
    assign is_nmss_edge = (grad_center > grad_left) &&
                          (grad_center > grad_right) &&
                          (grad_center > thresh_grad) &&
                          (grad_left   > thresh_grad) &&
                          (grad_right  > thresh_grad);
endmodule

Ở pha 3, biến đổi Hough Transform truyền thống đòi hỏi quét góc $\phi$ từ $0^\circ$ đến $179^\circ$ (180 phép toán tính $\rho$ cho mỗi điểm ảnh). Đề xuất cải tiến sử dụng góc trung tâm $\phi_{mid}$ và tọa độ $x_{mid}$: $$x_{mid} = \frac{X_0 + X_1}{2}, \quad \phi_{mid} = \frac{\phi_{X0} + \phi_{X1}}{2}$$ $$\rho = x_{mid} \cdot \cos(\phi) + y \cdot \sin(\phi), \quad \text{với } \phi \in [\phi_{mid} - 5^\circ, \phi_{mid} + 5^\circ]$$

Nhờ đó, số góc xoay cần tính giảm từ 180 góc xuống còn đúng 11 góc ($\pm 5^\circ$), giảm tới 93.8% khối lượng tính toán phép nhân lượng giác.

Hough Voting Space:
          Phi_mid - 5°              Phi_mid              Phi_mid + 5°
Rho_min       |                         |                         |
              +-------------------------+-------------------------+
              |                         |                         |
              |                   [ Peak Voting ]                 |
              |                     (Lane Axis)                   |
              |                         |                         |
Rho_max       +-------------------------+-------------------------+

Testing và validation

Hiệu năng của thuật toán được kiểm chứng trên toàn bộ tập dữ liệu CULane với hơn 88.000 khung hình bao gồm các tập kịch bản: Normal (thông thường), Shadow (đổ bóng mạnh), Night (trời tối), Hlight (ngược sáng chói), và Dazzle.

                  Hiệu quả giảm điểm cạnh của thuật toán NMSS
                  ===========================================
  Không áp dụng NMSS:  [########################################] 28,959 điểm
  Áp dụng NMSS:        [##################                      ] 12,910 điểm
                       ---> Giảm 55.52% khối lượng điểm nhiễu!
  • Hiệu quả của giải thuật NMSS: Giảm từ 28.959 điểm cạnh xuống còn 12.910 điểm (giảm 55.52% điểm biên dư thừa), giải phóng băng thông cho các khối xử lý phía sau.
  • Timing Summary trên FPGA: Thiết lập ràng buộc chu kỳ clock $T_{clk} = 3.4\text{ ns}$ (tương đương tần số $f_{max} \approx 294.12 \div 300\text{ MHz}$). Báo cáo Vivado Timing Report xác nhận giá trị WNS (Worst Negative Slack) = 0.042 ns > 0, đảm bảo hệ thống không vi phạm thời gian thiết lập (Setup time).

Kết quả đạt được

Hệ thống đã hiện thực thành công trên phần cứng với các thông số kỹ thuật ấn tượng:

Chỉ số / Thông số phần cứng Giá trị đo đạc trên Vivado (Virtex-7 VC707)
Tần số xung nhịp tối đa ($F_{max}$) 300 MHz (Clock Period 3.4 ns)
Tốc độ xử lý khung hình (Frame Rate) >250 FPS đối với độ phân giải HD / XGA
Độ chính xác trung bình (CULane Dataset) 91.4% trên toàn bộ các điều kiện môi trường
Độ chính xác trong điều kiện Normal 96.8%
Độ chính xác trong điều kiện Night / Shadow 87.2% (vượt trội hơn Canny/Sobel thông thường)
Mức tiêu thụ công suất tĩnh & động (Power) < 1.85 W (tối ưu gấp nhiều lần so với GPU/CPU)

Đổi mới và đóng góp

  1. Cơ chế NMSS (Non-Maximum Suppression Simple) chuyên biệt cho phần cứng: Khác với NMS tiêu chuẩn đòi hỏi duyệt 8 hướng lân cận phức tạp, NMSS chỉ kiểm tra quan hệ gradient ngang kết hợp ngưỡng kép. Giải pháp này giúp tiết kiệm 70% tài nguyên logic LUT so với NMS truyền thống nhưng vẫn giữ nguyên độ chính xác phát hiện biên.
  2. Bộ quy tắc hình học Rising-Falling & Delta-X: Tận dụng triệt để đặc tính phân bố giá trị pixel của vạch kẻ đường thực tế (sáng dần từ lề rồi tối dần vào lòng đường) để loại bỏ 99% các cạnh gây nhiễu từ bóng cây, vạch kẻ đứt đoạn và vết nứt mặt đường.
  3. Tối ưu hóa không gian Hough Parameter Space ($x_{mid}, \phi_{mid}$):
    • Giảm 50% số điểm đưa vào không gian bỏ phiếu nhờ gom cặp cạnh thành $x_{mid}$.
    • Thu hẹp không gian xoay từ $180^\circ$ xuống cửa sổ cục bộ $\pm 5^\circ$.
    • Nén trục khoảng cách $\rho$ thông qua phép chia dịch bit ($\rho / 8$), giúp toàn bộ bảng tích lũy voting tích hợp vừa vặn trong Block RAM nội bộ mà không cần bộ nhớ ngoài DDR.
  4. IP Core có tính thương mại hóa cao: Đóng gói hoàn chỉnh chuẩn giao tiếp AXI4-Stream, dễ dàng tích hợp vào hệ thống SoC (System-on-Chip) như Xilinx Zynq-7000 hoặc Ultrascale+ MPSoC.

Ứng dụng thực tế và triển khai

Kịch bản triển khai thực tế

Hệ thống IP Lane Detection phù hợp triển khai trực tiếp vào các mô-đun ECU (Electronic Control Unit) trong ô tô thông minh, xe tải tự hành và robot vận chuyển trong kho xưởng thông minh (AGV).

+------------------+       MIPI / DVP      +-------------------------------+
|  On-board CMOS   | --------------------> | FPGA Lane Detection IP Core   |
| Camera (Grayscale)                       | (Line Buffer -> Sobel -> HT)  |
+------------------+                       +---------------+---------------+
                                                           |
                                                AXI-Stream / CAN Bus
                                                           |
                                                           v
                                           +---------------+---------------+
                                           | Vehicle ECU (LKA / ADAS / ACC)|
                                           +-------------------------------+

Chiến lược tích hợp phần cứng

  • Yêu cầu hệ thống:
    • Cảm biến ảnh: CMOS Camera chuẩn đầu ra Grayscale hoặc RAW Bayer (8-bit), tốc độ 60 - 240 FPS.
    • Bo mạch mục tiêu: Dòng FPGA Xilinx Artix-7, Kintex-7, Virtex-7 hoặc Zynq-7000 SoC.
    • Giao tiếp: AXI4-Stream Video In, UART/CAN Bus để truyền tọa độ làn đường đến bộ điều khiển trung tâm.
  • Phân tích Chi phí - Lợi ích (Cost-Benefit & ROI):
    • Thay thế các bộ xử lý GPU ngốn điện (như Jetson AGX giá ~$1.500, công suất 30W - 60W) bằng chip FPGA tích hợp công suất < 2W, giá thành phần cứng sản xuất hàng loạt giảm hơn 65%.
    • Độ bền công nghiệp cao, chịu nhiệt tốt, không yêu cầu tản nhiệt chủ động cồng kềnh, giảm thiểu tỷ lệ lỗi hệ thống trên xe.

Hạn chế và hướng phát triển

  • Hạn chế kỹ thuật hiện tại:
    • Giải thuật Hough Transform cải tiến chủ yếu tối ưu cho làn đường thẳng và đường cong có bán kính lớn; đối với các khúc cua gắt (chữ U, góc cua $90^\circ$), mô hình đường thẳng cần kết hợp thêm phép nội suy đa thức bậc 2 (Parabolic Model) hoặc Spline Fitting.
    • Tài nguyên phần cứng hiện tại được cố định cấu hình cho kích thước khung hình chuẩn; việc thay đổi độ phân giải đòi hỏi cấu hình lại các tham số độ sâu của Line Buffer.
  • Hướng phát triển tiếp theo:
    • Mở rộng kiến trúc IP để hỗ trợ phát hiện đồng thời đa làn (Multi-lane detection) và phân loại vạch kẻ đường (nét liền, nét đứt, vạch vàng, vạch trắng).
    • Tích hợp bộ lọc Kalman (Kalman Filter) trên phần cứng để theo dõi (tracking) quỹ đạo làn đường qua từng khung hình liên tiếp, chống rung lắc khi xe di chuyển trên địa hình gồ ghề.

Đối tượng hưởng lợi

+-------------------------------------------------------------------------------+
|                             ĐỐI TƯỢNG HƯỞNG LỢI                               |
+-------------------------------------------------------------------------------+
|  Sinh viên & Giảng viên:   Mẫu chuẩn thiết kế vi mạch RTL & xử lý ảnh HDL     |
|  Kỹ sư FPGA / Embedded:    Mẫu tối ưu Pipeline, Line Buffer, CORDIC & BRAM    |
|  Doanh nghiệp ô tô / ADAS: Giải pháp IP Core tốc độ cao, tiết kiệm 65% chi phí|
|  Nhà nghiên cứu:           Phương pháp tiếp cận Hough Transform rút gọn mới   |
+-------------------------------------------------------------------------------+
  • Sinh viên và Giảng viên ngành Kỹ thuật Máy tính / Vi điện tử: Cung cấp tài liệu nghiên cứu ứng dụng thực tế về quy trình thiết kế phần cứng từ giải thuật toán học đến mã nguồn RTL Verilog và đóng gói IP Core.
  • Kỹ sư nhúng và Nhà phát triển hệ sinh thái ADAS: Sở hữu kiến trúc tham chiếu hiệu năng cao, mở ra giải pháp tối ưu bộ nhớ đệm (Memory-efficient architecture) cho các bài toán thị giác máy tính trên FPGA.
  • Doanh nghiệp sản xuất linh kiện phụ trợ ô tô: Có thể thương mại hóa trực tiếp thiết kế vào các bộ cảm biến camera thông minh gắn kính chắn gió với chi phí tối ưu và độ trễ cực thấp.
  • Cộng đồng nghiên cứu thị giác máy tính: Cung cấp bằng chứng thực nghiệm về việc kết hợp các ràng buộc cấu trúc (Structural Constraints) để nâng cao độ chính xác của biến đổi Hough cổ điển.

Câu hỏi thường gặp

1. Yêu cầu phần cứng tối thiểu để triển khai IP này là gì?

Hệ thống chỉ yêu cầu một chip FPGA tầm trung (ví dụ: Xilinx Artix-7 XC7A100T hoặc Zynq-7020) với ít nhất 15.000 Logic Cells (LUTs), khoảng 20 - 40 khối DSP48E1 và 15 - 30 Block RAM (18Kb) để chứa Line Buffers và không gian voting của Hough Transform.

2. Hệ thống xử lý thế nào khi gặp các đoạn vạch kẻ đường bị đứt đoạn hoặc phai màu?

Nhờ vào cơ chế phát hiện biên với ngưỡng Gradient nhạy cảm ($thresh_gradient = 10 \div 50$) kết hợp với kỹ thuật mở rộng tọa độ $x_{extend} \pm 2\text{ pixel}$ và biến đổi tích lũy Hough Transform, hệ thống có khả năng kết nối các đoạn đứt rời rạc thành một trục đường thẳng đồng nhất mà không bị mất dấu vạch đường.

3. IP Core giao tiếp với vi điều khiển trung tâm của xe qua chuẩn nào?

Đầu ra của IP Core là các thanh ghi tọa độ làn đường $(X_{left}, X_{right}, \phi_{left}, \phi_{right})$ được cập nhật ở cuối mỗi khung hình. Dữ liệu này có thể được đọc trực tiếp qua giao diện bus AXI4-Lite bởi bộ xử lý ARM (trên chip Zynq) hoặc truyền ra ngoài qua chuẩn CAN Bus / UART với chu kỳ vài micro-giây.

4. Tại sao lại chọn phép tính xấp xỉ Gradient $|G_x| + |G_y|$ thay vì $\sqrt{G_x^2 + G_y^2}$?

Việc tính căn bậc hai và bình phương tiêu tốn nhiều tài nguyên khối DSP và làm tăng số tầng pipeline (gây trễ chu kỳ). Thực nghiệm chứng minh rằng sai số của phép cộng trị tuyệt đối không làm ảnh hưởng đến vị trí cực đại của biên độ gradient, giúp tiết kiệm hơn 40% tài nguyên logic mà vẫn đảm bảo độ chính xác tuyệt đối cho thuật toán NMSS.

5. Chi phí sản xuất và thời gian hoàn vốn (ROI) khi ứng dụng giải pháp này?

Chi phí sản xuất một mô-đun phần cứng FPGA chuyên dụng chỉ dao động từ $40 - $80 USD/đơn vị khi sản xuất số lượng lớn, thấp hơn 3 - 4 lần so với các nền tảng nhúng AI GPU đắt đỏ. Thời gian thu hồi vốn (ROI) cho các nhà sản xuất thiết bị hỗ trợ lái xe ước tính đạt được trong vòng 12 - 18 tháng nhờ tối ưu chi phí linh kiện và tiêu hao năng lượng thấp.

Kết luận

Đề tài khóa luận tốt nghiệp "Nghiên cứu, thiết kế và hiện thực IP phần cứng phát hiện làn đường" của nhóm tác giả Nguyễn Văn Duy Phong và Ngô Xuân Lợi (hướng dẫn bởi TS. Lâm Đức Khải) đã giải quyết trọn vẹn bài toán phát hiện làn đường trong các điều kiện khắc nghiệt. Bằng việc kết hợp tinh tế giữa tiền xử lý Gaussian, giải thuật lọc mỏng biên NMSS, kiểm tra cấu trúc Rising-Falling và biến đổi Hough Transform tối ưu hóa ($x_{mid}, \phi_{mid}$), giải pháp đạt độ chính xác cao 91.4% trên tập dữ liệu CULane.

Kiến trúc IP phần cứng hiện thực hoàn chỉnh bằng ngôn ngữ Verilog HDL trên FPGA Virtex-7, vận hành ổn định tại tần số 300 MHz, đạt tốc độ xử lý vượt ngưỡng 250 FPS với mức tiêu thụ năng lượng chưa tới 2 Watts. Đây là đóng góp khoa học và kỹ thuật có giá trị ứng dụng thực tiễn to lớn, sẵn sàng tích hợp vào các hệ thống ADAS và xe tự hành thế hệ mới, mở ra hướng đi bền vững cho các giải pháp vi mạch chuyên dụng trong ngành công nghiệp giao thông thông minh.