Bối cảnh và vấn đề nghiên cứu

Trong lĩnh vực xử lý tín hiệu số và truyền thông vô tuyến, việc kết hợp kỹ thuật đa anten phát - đa anten thu cùng ghép kênh phân chia theo tần số trực giao (MIMO-OFDM) mang lại hiệu quả cao về tốc độ truyền tải và độ tin cậy dữ liệu. Tuy nhiên, hệ thống MIMO-OFDM gặp phải hạn chế lớn về tỷ số công suất đỉnh trên công suất trung bình (PAPR) cao. Khi tín hiệu có PAPR lớn đi qua bộ khuếch đại công suất (Power Amplifier - PA) ở đầu phát, bộ PA bị đẩy vào vùng hoạt động phi tuyến tính, gây méo dạng tín hiệu nghiêm trọng. Để ngăn chặn hiện tượng này, phương pháp cắt đỉnh tín hiệu (clipping) thường được áp dụng, nhưng việc cắt đỉnh lại vô tình làm mất đi một phần đặc tính của tín hiệu gốc và tạo ra nhiễu phi tuyến tại máy thu.

Mặt khác, các nghiên cứu gần đây đã bắt đầu ứng dụng trí tuệ nhân tạo (AI) và mạng nơ-ron sâu (DNN) để hỗ trợ hoặc thay thế các bộ xử lý tín hiệu số (DSP) truyền thống tại máy thu. Dẫu vậy, phần lớn các công trình trước đây chỉ mô phỏng kênh truyền ở điều kiện lý tưởng, hoặc giới hạn ở hệ thống một anten SISO-OFDM, hoặc sử dụng cấu hình không cân bằng (như MIMO 2x8) vốn không phản ánh đúng thách thức của các cấu hình thực tế như MIMO 2x2 hay 4x4. Thêm vào đó, việc triển khai các mô hình AI phục vụ truyền thông hiện nay chủ yếu phụ thuộc vào các hệ thống máy chủ (Server), CPU hoặc GPU công suất lớn. Mô hình tập trung này làm phát sinh độ trễ truyền dữ liệu giữa Client - Server, nghẽn băng thông và không đáp ứng được yêu cầu xử lý thời gian thực tại các nút mạng biên.

Khóa luận tốt nghiệp của tác giả Trần Văn Duy (ngành Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin – ĐHQG TP.HCM) được thực hiện nhằm giải quyết các vấn đề nêu trên với hai mục tiêu và nhiệm vụ nghiên cứu chính:

  1. Xây dựng các mô hình học sâu (Deep Learning - DL): Thiết kế các kiến trúc mạng nơ-ron sâu (DNN) có khả năng thay thế một phần hoặc toàn bộ chuỗi xử lý tín hiệu tại máy thu MIMO-OFDM (ở cả hai cấu hình 2x2 và 4x4, điều chế QAM-4), nhằm khôi phục tín hiệu bị suy hao bởi nhiễu kênh đa đường Rayleigh (15 tap) và hiện tượng cắt đỉnh do PAPR cao. Mục tiêu hiệu năng đặt ra là cải thiện tỷ lệ lỗi bit (BER) so với các bộ xử lý DSP truyền thống (Zero-Forcing, MMSE) ít nhất 5 dB đối với hệ thống 2x2 và 2 dB đối với hệ thống 4x4 ở cùng mức tỷ số tín hiệu trên nhiễu (SNR).
  2. Thiết kế kiến trúc phần cứng chuyên dụng trên FPGA: Hiện thực hóa các mô hình DNN đã đề xuất bằng ngôn ngữ mô tả phần cứng Verilog, áp dụng kỹ thuật pipeline và kỹ thuật lượng tử hóa số nguyên (Integer) kết hợp dấu phẩy tĩnh (Fixed-point 32-bit) thay thế cho số dấu phẩy động (Floating-point 32-bit) nhằm tối ưu hóa tài nguyên phần cứng. Thiết kế hướng đến mục tiêu khả thi khi tổng hợp trên bo mạch FPGA Xilinx Virtex-7 VC709, đạt tần số hoạt động trên 100 MHz và mức tiêu thụ công suất dưới 10 W.
  • Đối tượng nghiên cứu: Hệ thống máy thu MIMO-OFDM (cấu hình 2x2 và 4x4), các giải thuật khôi phục tín hiệu (ZF, MMSE, MLD, DNN) và kiến trúc mạch số xử lý suy luận mạng nơ-ron (RTL).
  • Phạm vi nghiên cứu: Tín hiệu điều chế QAM-4 (QPSK), 64 sóng mang con (subcarrier), 64 tín hiệu pilot; mô hình kênh truyền đa đường Rayleigh 15 tap; các mức cắt đỉnh tín hiệu (Clipping Level) 5 dB và 7 dB; thiết kế và kiểm thử kiến trúc phần cứng trên môi trường mô phỏng phần mềm Xilinx Vivado cho dòng chip FPGA Virtex-7 VC709 (không nạp trực tiếp lên bo mạch vật lý).

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết và mô hình toán học

Hệ thống truyền thông vô tuyến trong khóa luận dựa trên kỹ thuật MIMO-OFDM. Tín hiệu thu được tại đầu thu sau khối biến đổi Fourier nhanh (FFT) được biểu diễn qua phương trình:

$$Y(n) = H(n)S(n) + W(n)$$

Trong đó $Y(n)$ là vector tín hiệu nhận được tại máy thu, $S(n)$ là vector tín hiệu phát từ các anten, $H(n)$ là ma trận kênh truyền đa đường, và $W(n)$ là thành phần nhiễu cộng (AWGN) cùng nhiễu méo dạng.

Khóa luận đối chiếu mô hình đề xuất với các phương pháp xử lý truyền thống:

  • Ước lượng kênh truyền Least Square (LS): Dùng các ký hiệu pilot đã biết để xác định ma trận $H$.
  • Bộ phát hiện tín hiệu Zero-Forcing (ZF): Khôi phục tín hiệu bằng ma trận nghịch đảo $W_{ZF} = (H^H H)^{-1} H^H$, bỏ qua thành phần nhiễu.
  • Bộ phát hiện Minimum Mean Square Error (MMSE): Sử dụng trọng số $W_{MMSE} = (H^H H + \rho^{-1} I)^{-1} H^H$ với $\rho$ là tỷ số SNR, có xét đến yếu tố nhiễu.
  • Bộ phát hiện Maximum Likelihood Detection (MLD): Tìm kiếm chuỗi tín hiệu có khoảng cách Euclid nhỏ nhất $y_{MLD} = \arg\min_{X \in C^M} ||Y - HX||^2$.

Đối với hiện tượng PAPR cao, kỹ thuật cắt biên độ tín hiệu được mô tả theo công thức:

$$S_{new}(n) = \begin{cases} CL & \text{nếu } S(n) \ge CL \ S(n) & \text{nếu } -CL < S(n) < CL \ -CL & \text{nếu } S(n) \le -CL \end{cases}$$

với $CR = \frac{CL}{\sigma}$ ($\sigma$ là công suất RMS của tín hiệu; $CR = 2.24$ tương ứng với $CL$ cao hơn khoảng 7 dB so với công suất RMS).

Về học sâu, khóa luận áp dụng mạng nơ-ron truyền thẳng đa lớp (DNN) gồm các lớp ẩn sử dụng hàm kích hoạt phi tuyến ReLU ($f(x) = \max(0, x)$), lớp đầu ra sử dụng hàm Sigmoid ($f(x) = \frac{1}{1 + e^{-x}}$) hoặc Softmax ($f(S_i) = \frac{e^{S_i}}{\sum e^{S_j}}$), và hàm mất mát sai số toàn phương trung bình (MSE).

Để triển khai lên phần cứng số, kỹ thuật lượng tử hóa đồng nhất (Uniform quantization với hệ số lệch $offset = 0$) được sử dụng để ánh xạ miền số thực sang miền số nguyên:

$$X_q = \text{round}\left(\frac{X}{Scale}\right)$$

Các phép toán đại số ma trận giữa các đại lượng lượng tử hóa được chuyển đổi thông qua hệ số tỷ lệ $Scale$ biểu diễn bằng số fixed-point 32-bit:

  • Phép nhân: $Y_q = \frac{S_x S_w}{S_y} X_q W_q$
  • Phép cộng: $Y_q = \frac{S_x}{S_y} X_q + \frac{S_w}{S_y} W_q$

Phương pháp nghiên cứu và nguồn dữ liệu

Tác giả sử dụng phương pháp mô phỏng kết hợp thiết kế phần cứng:

  • Mô phỏng phần mềm: Xây dựng mô hình toán học của kênh truyền đa đường Rayleigh (15 tap) và các bộ thu MIMO-OFDM; huấn luyện các mạng DNN trên tập dữ liệu mô phỏng với tập kiểm tra gồm 200.000 mẫu dữ liệu độc lập.
  • Thiết kế phần cứng số (RTL): Hiện thực hóa cấu trúc mạng DNN bằng ngôn ngữ Verilog HDL, áp dụng kiến trúc xử lý song song, đường ống hóa (pipelining) và khối bộ nhớ RAM kép (dual-RAM ping-pong) để tính toán ma trận.
  • Tổng hợp và đánh giá: Sử dụng phần mềm Xilinx Vivado để tổng hợp logic, phân tích tần số cực đại, ước tính diện tích tài nguyên FPGA (LUT, FF, BRAM, DSP) và mức tiêu thụ công suất trên dòng chip Xilinx Virtex-7 VC709.

Thiết kế và triển khai kiến trúc phần cứng

Khóa luận tập trung vào việc thiết kế cấu trúc mạch tích hợp chuyên dụng phục vụ suy luận mạng nơ-ron tại máy thu, bao gồm các thành phần chi tiết sau:

1. Kiến trúc tổng thể và cơ chế nhớ

Hệ thống phần cứng mạng DNN bao gồm 4 khối tính toán tầng (Layer Calculation) nối tiếp nhau (tương ứng với cấu trúc 3 lớp ẩn và 1 lớp ra). Giữa các khối Layer Calculation, tác giả bố trí các khối RAM lưu trữ trọng số (Weight), hệ số chệch (Bias) và giá trị kích hoạt của các nút. Để tối ưu hóa thông lượng và ngăn ngừa tắc nghẽn dữ liệu trong kiến trúc pipeline, hệ thống sử dụng gấp đôi dung lượng RAM cho mỗi tầng: một bộ lưu trữ kết quả tính toán từ tầng trước đó, một bộ song song cung cấp dữ liệu cho tầng kế tiếp.

2. Khối tính toán ma trận (Matrix Computation)

Mỗi khối Layer Calculation chứa hai thành phần mạch:

  • Khối tích lũy (Accumulation): Thực hiện song song các phép nhân ma trận giữa vector đầu vào và ma trận trọng số.
  • Khối cộng hệ số chệch (Bias Addition): Cộng trực tiếp giá trị bias tương ứng vào kết quả tích lũy. Các thanh ghi đường ống (pipeline registers) được chèn xen kẽ để ngắt các đường trễ dài (critical path), giúp tăng xung nhịp tối đa của hệ thống.

3. Khối tính toán hàm kích hoạt trên phần cứng

  • Mạch ReLU: So sánh giá trị đầu vào với 0; nếu đầu vào mang dấu âm, tín hiệu được gán về 0 thông qua logic chuyển mạch cơ bản.
  • Mạch Max thay thế Softmax: Do phần cứng chỉ phục vụ quá trình suy luận (inference) để tìm ra bit/nhãn có xác suất lớn nhất, hàm Softmax phức tạp được thay thế hoàn toàn bằng bộ so sánh tìm giá trị lớn nhất (Max unit). Mạch so sánh tuần tự từng cặp đầu vào ($In_0, In_1$) để xuất ra chỉ số $Max_index$, giúp tiết kiệm diện tích logic và giảm chu kỳ xử lý.
  • Mạch xấp xỉ Sigmoid hiệu chỉnh: Thay vì tính toán hàm số mũ thực sự, tác giả áp dụng thuật toán xấp xỉ hàm phi tuyến từng đoạn (dựa trên thuật toán đề xuất trong tài liệu tham khảo [20] có chỉnh sửa để phù hợp với RTL):

$$F_{sigmoid}(X) = \begin{cases} 0 & \text{nếu } X < -4 \ \frac{1}{2}\left(1 + \frac{X}{4}\right)^2 & \text{nếu } -4 \le X < 0 \ 1 - \frac{1}{2}\left(1 - \frac{X}{4}\right)^2 & \text{nếu } 0 \le X < 4 \ 1 & \text{nếu } X \ge 4 \end{cases}$$

Logic tính toán được tối ưu hóa bằng các phép dịch bit và nhân:

Sum = (X >> 2) + ((X < 0) ? 1 : -1);
Sign_0 = (X < 0) ? 1 : 0;
Square = Sum * Sum;
Sign_1 = Sign_0;

4. Kiến trúc lượng tử hóa phần cứng

Trong phiên bản lượng tử hóa, toàn bộ các phép toán cộng, trừ, nhân, tích lũy trong khối Matrix Computation được thực thi trên miền số nguyên (Integer). Việc chuyển đổi miền giá trị giữa các tầng nơ-ron được thực hiện bằng cách nhân kết quả với các hệ số tỷ lệ $Scale$ lưu dưới dạng số Fixed-point 32-bit. Do giả định $offset = 0$, phần cứng không cần bổ sung mạch cộng bù dịch, giúp tối giản đáng kể diện tích chiếm dụng trên FPGA.

Nội dung chính theo từng chương

Chương 1. Giới thiệu tổng quan đề tài

Chương này tổng kết bối cảnh phát triển của AI trong xử lý tín hiệu và các công trình liên quan trực tiếp:

  • Mô hình SISO-OFDM dùng DL của Ye et al. [4] chứng minh khả năng thay thế máy thu nhưng giới hạn ở 1 anten.
  • Các mô hình MIMO của Farsad et al. [5], Gao et al. [6], [7] áp dụng DNN/DCNN để khử nhiễu nhưng chưa giải quyết được tín hiệu ghép kênh đa sóng mang OFDM.
  • Nghiên cứu của [8] kết hợp DNN với MIMO-OFDM nhưng áp dụng trên cấu hình 2x8 không đối xứng. Từ đó, tác giả xác định hướng nghiên cứu: thiết kế máy thu học sâu cho hệ thống MIMO-OFDM 2x2 và 4x4 (điều chế QAM-4, kênh Rayleigh 15 tap, hiện tượng PAPR cao) và xây dựng kiến trúc phần cứng RTL tối ưu hóa bằng lượng tử hóa.

Chương 2. Cơ sở lý thuyết

Chương 2 trình bày có hệ thống các nền tảng lý thuyết:

  • Nguyên lý trực giao và cấu trúc khung máy thu/phát OFDM, các dạng tín hiệu pilot (Block-type và Comb-type).
  • Mô hình toán học truyền nhận MIMO-OFDM và các giải thuật tách kênh LS, ZF, MMSE, MLD.
  • Hiện tượng PAPR cao và phương pháp cắt đỉnh tín hiệu theo các mức $CL, CR$.
  • Cấu tạo mạng nơ-ron sâu, các hàm kích hoạt (ReLU, Sigmoid, Softmax), hàm mất mát MSE và các siêu tham số huấn luyện (Batch size, Epoch, Learning rate).
  • Lý thuyết biểu diễn số lượng tử hóa đồng nhất và các công thức tính toán đại số giữa các số lượng tử hóa có hệ số tỷ lệ khác nhau.

Chương 3. Thiết kế tổng quan

Tác giả đề xuất ba mô hình máy thu MIMO-OFDM dựa trên DNN:

  • Mô hình Loại I (Bổ trợ giải điều chế): Giữ nguyên bộ ước lượng kênh LS và bộ tách tín hiệu ZF/MLD; mạng DNN 5 tầng (kích thước 32 - 256 - 128 - 64 - 16) được đặt sau bộ tách tín hiệu để thay thế khối Demapping, nhận 8 symbol QAM-4 từ bộ phát hiện và 8 symbol pilot từ FFT để dự đoán trực tiếp 16 bit nhị phân.
  • Mô hình Loại II (Khử nhiễu): Sử dụng mạng DNN (kích thước 256 - 512 - 512 - 512 - 256 cho 2x2; 512 - 1024 - 1024 - 1024 - 512 cho 4x4) để học và dự đoán thành phần nhiễu ước tính $\hat{w}(n) = y(n) - H s(n)$; sau đó loại bỏ nhiễu $\hat{y}(n) = y(n) - \hat{w}(n)$ rồi đưa trở lại bộ tách tín hiệu.
  • Mô hình Loại III (Thay thế toàn diện): Loại bỏ hầu hết các khối DSP truyền thống (FFT, ước lượng kênh, tách tín hiệu, giải điều chế), chỉ giữ lại khối tách khoảng bảo vệ (Guard Interval Removal). Mạng DNN (kích thước 512 - 512 - 256 - 128 - 16 cho 2x2; 1024 - 512 - 256 - 128 - 8 cho 4x4) nhận trực tiếp phần thực và ảo của toàn bộ tín hiệu dữ liệu và pilot để dự đoán chuỗi bit phát.

Chương 4. Kiến trúc phần cứng đề xuất

Chương này mô tả chi tiết thiết kế phần cứng ở mức thanh ghi:

  • Cấu trúc 4 khối Layer Calculation kết hợp bộ nhớ RAM kép hoạt động dạng pipeline.
  • Thiết kế chi tiết khối tính toán ma trận (Accumulation và Bias Addition).
  • Thiết kế mạch phần cứng cho các hàm kích hoạt: ReLU (chuyển mạch so sánh 0), Max unit (mạch so sánh nhị phân thay Softmax), và mạch xấp xỉ Sigmoid bậc 2 từng đoạn.
  • Kiến trúc phần cứng áp dụng lượng tử hóa sử dụng số nguyên cho nhân/cộng và số fixed-point 32-bit cho hệ số scale.

Chương 5. Kết quả thực hiện

Trình bày các kết quả đánh giá thông số huấn luyện và hiệu năng hệ thống:

  • Thiết lập siêu tham số chi tiết cho việc huấn luyện các mô hình DNN 2x2 và 4x4.
  • Đánh giá đường đặc tuyến BER của 3 mô hình đề xuất trong các điều kiện tuyến tính và phi tuyến (mức cắt đỉnh 5 dB và 7 dB) so sánh với máy thu thông thường dùng ZF, MMSE, MLD.
  • Kết quả chạy tổng hợp phần cứng trên phần mềm Vivado cho board FPGA Xilinx Virtex-7 VC709.

Chương 6. Khó khăn gặp phải và hướng phát triển

  • Khó khăn: Việc huấn luyện mô hình MIMO 4x4 yêu cầu tài nguyên tính toán lớn; độ phức tạp phần cứng tăng khi mở rộng kích thước ma trận; thiết kế xấp xỉ phần cứng cần cân đối giữa sai số số học và tần số hoạt động.
  • Hướng phát triển: Nạp và đo đạc thực tế trên bo mạch phần cứng FPGA; mở rộng nghiên cứu cho các bậc điều chế cao hơn (16-QAM, 64-QAM) và các cấu hình đa anten quy mô lớn hơn.

Kết quả và đóng góp của đề tài

1. Thông số mô phỏng và huấn luyện mô hình

Các mô hình DNN được xây dựng và huấn luyện dựa trên các tham số kỹ thuật được xác lập chi tiết trong khóa luận:

Thông số kỹ thuật Mô hình Loại I Mô hình Loại II Mô hình Loại III
Số lượng sóng mang con (Subcarriers) 64 64 64
Số lượng tín hiệu Pilot 64 64 64
Sơ đồ điều chế QAM-4 QAM-4 QAM-4
Mô hình kênh truyền Rayleigh 15 tap Rayleigh 15 tap Rayleigh 15 tap
Số lượng Epoch 5000 5000 5000
Kích thước Batch (Batch size) 300 1000 1000
Số lượng Batch trong mỗi Epoch 5 20 20
Số lượng mẫu kiểm tra (Test samples) 200.000 200.000 200.000
Cấu trúc mạng DNN (2x2) 32, 256, 128, 64, 16 256, 512, 512, 512, 256 512, 512, 256, 128, 16
Learning rate ban đầu 0,001 0,001 0,001
Bước giảm Learning rate (Decay steps) 500 1000 1000

2. Hiệu năng khôi phục tín hiệu (BER)

Kết quả mô phỏng cho thấy các mô hình máy thu dựa trên DNN (đặc biệt là Loại I và Loại III) có khả năng khôi phục tín hiệu vượt trội trong môi trường méo phi tuyến do cắt đỉnh tín hiệu (PAPR cao ở các mức cắt 5 dB và 7 dB):

  • Ở cùng mức SNR, các mô hình DNN đạt độ cải thiện BER vượt mức mục tiêu 5 dB đối với hệ thống MIMO 2x2 và 2 dB đối với hệ thống MIMO 4x4 khi so sánh với các bộ thu truyền thống sử dụng ZF và MMSE.
  • Đường cong BER của mô hình DNN tiệm cận hiệu năng của bộ thu MLD (bộ tách tín hiệu tối ưu nhưng có độ phức tạp tính toán rất cao).

3. Đóng góp kỹ thuật của khóa luận

  • Đơn giản hóa cấu trúc máy thu: Mô hình Loại III chứng minh tính khả thi của việc thay thế toàn bộ chuỗi xử lý phức tạp (ước lượng kênh LS, tách sóng ZF/MMSE/MLD, giải điều chế) bằng một mô hình học sâu duy nhất mà vẫn đảm bảo độ tin cậy bit.
  • Tối ưu hóa phần cứng suy luận AI biên: Đề xuất kiến trúc phần cứng chuyên dụng trên FPGA sử dụng kỹ thuật pipeline, thay thế hàm Softmax bằng bộ so sánh Max, xấp xỉ hóa hàm Sigmoid thành các phép toán dịch bit và nhân số nguyên, loại bỏ hoàn toàn nhu cầu tính toán số thực dấu phẩy động phức tạp.
  • Hiện thực hóa giải pháp lượng tử hóa: Áp dụng thành công lượng tử hóa số nguyên kết hợp hệ số tỷ lệ Fixed-point 32-bit (với giả định $offset = 0$), giúp giảm thiểu tài nguyên bộ nhớ và logic tính toán, đáp ứng mục tiêu hoạt động độc lập không phụ thuộc máy chủ.

Hạn chế và hướng nghiên cứu tiếp

Khóa luận tự chỉ ra một số hạn chế trong phạm vi thực hiện:

  • Chưa kiểm thử trên chip thật: Do tập trung chính vào việc phát triển giải thuật và tối ưu hóa kiến trúc vi kiến trúc phần cứng, thiết kế mới chỉ dừng lại ở bước tổng hợp và mô phỏng trên phần mềm Xilinx Vivado, chưa thực hiện nạp bitstream trực tiếp lên bo mạch vật lý FPGA Virtex-7 VC709 để đo đạc công suất và thông lượng thực tế.
  • Giới hạn bậc điều chế: Hệ thống mới chỉ đánh giá trên sơ đồ điều chế mức thấp QAM-4 (QPSK); chưa khảo sát hiệu năng và độ phức tạp phần cứng đối với các bậc điều chế cao hơn như 16-QAM hay 64-QAM.
  • Cấu hình ăng-ten: Nghiên cứu giới hạn ở các cấu hình MIMO kích thước nhỏ ($2\times 2$ và $4\times 4$).

Hướng mở rộng đề tài:

  • Tiến hành nạp và đánh giá toàn diện thiết kế trên kit FPGA phần cứng thật trong môi trường truyền sóng thực tế.
  • Tối ưu hóa kiến trúc để hỗ trợ các sơ đồ điều chế đa mức (16-QAM, 64-QAM, 256-QAM) và các hệ thống Massive MIMO với số lượng anten lớn hơn.
  • Nghiên cứu kết hợp thêm các kỹ thuật nén mô hình khác như cắt tỉa trọng số (pruning) hoặc mã hóa Huffman để tiết kiệm sâu hơn tài nguyên phần cứng.

Giá trị tham khảo

Tài liệu khóa luận mang lại giá trị tham khảo hữu ích cho:

  • Sinh viên và nghiên cứu sinh ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Công nghệ Thông tin: Cung cấp tài liệu tham khảo chi tiết về phương pháp áp dụng mạng nơ-ron nhân tạo vào lớp vật lý (Physical Layer) của hệ thống thông tin vô tuyến.
  • Kỹ sư thiết kế vi mạch số (RTL / FPGA Engineer): Giá trị tham khảo trực tiếp từ kiến trúc phần cứng của khối Layer Calculation, khối quản lý bộ nhớ đệm pipeline song song (Dual-RAM), và các mạch phần cứng tối ưu cho hàm kích hoạt phi tuyến (ReLU, Max unit, mạch xấp xỉ đa thức cho hàm Sigmoid).
  • Nhà nghiên cứu Edge AI / TinyML: Phương pháp lượng tử hóa đồng nhất loại bỏ offset kết hợp chuyển đổi thang đo bằng số Fixed-point 32-bit là giải pháp mẫu hữu ích cho các bài toán tăng tốc phần cứng AI trên các thiết bị tài nguyên hạn chế.

Câu hỏi thường gặp

1. Tại sao khóa luận lại lựa chọn giải quyết vấn đề PAPR cao bằng mạng nơ-ron thay vì các kỹ thuật DSP truyền thống?

Trong hệ thống MIMO-OFDM, PAPR cao khiến bộ khuếch đại công suất PA hoạt động ở vùng phi tuyến. Phương pháp cắt đỉnh (clipping) giúp bảo vệ PA nhưng lại gây méo phi tuyến tín hiệu nghiêm trọng. Các thuật toán DSP tuyến tính truyền thống (như ZF, MMSE) không thể mô hình hóa và khôi phục hiệu quả các biến dạng phi tuyến này, trong khi mạng nơ-ron sâu (DNN) với các hàm kích hoạt phi tuyến có khả năng học và tái tạo lại tín hiệu bị méo một cách chính xác.

2. Điểm khác biệt cốt lõi giữa ba mô hình máy thu DNN đề xuất (Loại I, Loại II, Loại III) là gì?

  • Mô hình Loại I: Giữ lại bộ ước lượng kênh LS và tách tín hiệu ZF/MLD, dùng DNN thay thế khối Demapping để vừa giải điều chế vừa lọc nhiễu.
  • Mô hình Loại II: Dùng DNN như một khối bổ trợ chuyên biệt để học và trừ đi thành phần nhiễu ước tính $\hat{w}(n) = y(n) - H s(n)$ trước khi đưa tín hiệu sạch trở lại bộ tách sóng.
  • Mô hình Loại III: Thay thế gần như toàn bộ chuỗi xử lý máy thu (bỏ qua FFT, LS, ZF/MLD, Demapping), dùng DNN nhận trực tiếp dữ liệu sau khi bỏ khoảng bảo vệ để khôi phục chuỗi bit.

3. Trên phần cứng suy luận, tác giả đã thay thế hàm kích hoạt Softmax bằng giải pháp nào để tiết kiệm tài nguyên?

Do phần cứng được thiết kế riêng cho giai đoạn suy luận (chỉ chạy thuận, không cần lan truyền ngược), mục tiêu cuối cùng là xác định nút có xác suất kích hoạt cao nhất. Tác giả đã loại bỏ hoàn toàn việc tính toán hàm số mũ và phép chia của Softmax, thay thế bằng khối so sánh giá trị lớn nhất (Max unit) để tìm trực tiếp chỉ số $Max_index$.

4. Kỹ thuật lượng tử hóa được hiện thực trên phần cứng như thế nào?

Tác giả áp dụng lượng tử hóa đồng nhất với giả định hệ số lệch $offset = 0$. Các trọng số và dữ liệu kích hoạt được lưu trữ và tính toán hoàn toàn bằng số nguyên (Integer), trong khi các hệ số tỷ lệ ($Scale$) giữa các tầng được biểu diễn bằng số fixed-point 32-bit. Kết quả tính toán giữa các tầng chỉ cần nhân với hệ số fixed-point để chuyển đổi miền giá trị mà không làm mất độ chính xác.

5. Mục tiêu hiệu năng BER và thông số phần cứng mà đề tài đặt ra là gì?

Về mặt tín hiệu, mô hình DNN hướng tới cải thiện BER tốt hơn ít nhất 5 dB (hệ thống 2x2) và 2 dB (hệ thống 4x4) so với các bộ xử lý ZF/MMSE ở cùng mức SNR. Về phần cứng, thiết kế đặt mục tiêu có thể tổng hợp trên FPGA Xilinx Virtex-7 VC709, đạt tần số hoạt động trên 100 MHz và mức công suất tiêu thụ dưới 10 W.

Kết luận

Khóa luận tốt nghiệp của tác giả Trần Văn Duy đã đề xuất thành công các mô hình máy thu MIMO-OFDM dựa trên mạng nơ-ron sâu (DNN) nhằm khắc phục hiệu quả hiện tượng méo tín hiệu do cắt đỉnh giảm PAPR trong môi trường kênh truyền đa đường Rayleigh. Bên cạnh việc chứng minh hiệu năng BER vượt trội so với các giải thuật truyền thống ZF và MMSE trên mô phỏng phần mềm, tác giả đã hoàn thiện thiết kế kiến trúc phần cứng RTL chuyên dụng bằng ngôn ngữ Verilog. Nhờ áp dụng kỹ thuật đường ống hóa (pipeline), lượng tử hóa số nguyên kết hợp fixed-point 32-bit và tối ưu hóa các khối hàm kích hoạt (ReLU, Max unit, xấp xỉ Sigmoid), công trình đã cung cấp một giải pháp khả thi cho việc triển khai các hệ thống xử lý tín hiệu AI cục bộ tốc độ cao trên nền tảng FPGA.