Giới thiệu dự án

Trong kỷ nguyên mạng di động thế hệ mới (5G Advanced và 6G), công nghệ MIMO-OFDM (Multiple Input Multiple Output Orthogonal Frequency Division Multiplexing) đóng vai trò là xương sống cho tầng vật lý (PHY layer) nhờ khả năng mở rộng dung lượng kênh truyền và chống suy hao đa đường (multipath fading). Tuy nhiên, một trong những rào cản vật lý lớn nhất của hệ thống đa sóng mang là hiện tượng tỷ số công suất đỉnh trên trung bình cao (PAPR - Peak-to-Average Power Ratio). Khi tín hiệu có PAPR cao đi qua bộ khuếch đại công suất (PA - Power Amplifier), việc hoạt động ngoài vùng tuyến tính sẽ gây méo phi tuyến nghiêm trọng. Giải pháp cắt đỉnh xung (clipping) giúp bảo vệ PA nhưng lại phá vỡ tính trực giao của sóng mang con, tạo ra méo hài nội dải và bức xạ ngoài dải, khiến các bộ thu truyền thống suy giảm nghiêm trọng chất lượng khôi phục tín hiệu.

                    +------------------------------------------+
                    |             MÔI TRƯỜNG KÊNH              |
                    |         Rayleigh Fading (15 taps)        |
                    +--------------------+---------------------+
                                         |
[Dữ liệu TX] -> [IFFT/Clipping] -> [Kênh truyền] -> [Máy thu Thông thường: LS + ZF/MLD] -> BER cao
                                         |
                                         +---------> [Máy thu Đề xuất: DNN Trên FPGA]    -> BER tối ưu (-5dB)

Vấn đề kỹ thuật cốt lõi (Problem Statement)

  1. Suy hao do méo cắt đỉnh (Clipping Distortion): Khi áp dụng tỷ lệ cắt đỉnh (Clipping Ratio - CR) ở các mức 5 dB và 7 dB để ép PA hoạt động tuyến tính, các thuật toán thu tuyến tính cổ điển như ZF (Zero-Forcing) và MMSE (Minimum Mean Square Error) không thể bù đắp được thành phần méo phi tuyến này. Thuật toán phi tuyến tối ưu MLD (Maximum Likelihood Detection) lại có độ phức tạp tính toán tăng theo cấp số nhân $\mathcal{O}(|\mathcal{C}|^M)$ đối với $M$ anten phát và tập chòm sao $\mathcal{C}$, bất khả thi khi xử lý thời gian thực.
  2. Nút thắt điện toán AI tập trung (Cloud/Server AI Bottleneck): Các mô hình Trí tuệ nhân tạo (AI/DL) trong truyền thông vô tuyến hiện nay chủ yếu được mô phỏng hoặc xử lý trên Server/GPU rời. Việc truyền dữ liệu thô (raw I/Q samples) về máy chủ gây ra độ trễ truyền thông lớn (latency bottleneck), tiêu tốn băng thông đường truyền ngược (backhaul), không đáp ứng yêu cầu xử lý thời gian thực ở cấp độ nano-giây tại biên mạng (edge PHY).
  3. Chi phí tài nguyên phần cứng dấu chấm động (Floating-Point Overhead): Việc hiện thực trực tiếp mạng nơ-ron sâu (DNN) sử dụng số thực dấu chấm động 32-bit (IEEE 754 Floating-Point) lên vi mạch logic khả trình FPGA tiêu tốn lượng lớn tài nguyên khối nhân tích lũy (DSP Slices), thanh ghi (FF), và bộ nhớ khối (BRAM), đồng thời làm tăng công suất tiêu thụ nhiệt.

Mục tiêu dự án

  1. Xây dựng 03 kiến trúc máy thu DNN chuyên biệt (Model I, Model II, Model III) có khả năng học và triệt tiêu méo phi tuyến do PAPR clipping trong hệ thống MIMO-OFDM $2\times2$ và $4\times4$.
  2. Cải thiện tỷ lệ lỗi bit (BER): Đạt mức tối ưu BER tương đương hoặc vượt qua các bộ xử lý tín hiệu số (DSP) truyền thống ít nhất 5 dB đối với hệ thống $2\times2$ và 2 dB đối với hệ thống $4\times4$ ở cùng mức tỷ số tín hiệu trên nhiễu (SNR).
  3. Tối ưu hóa kiến trúc phần cứng trên FPGA: Thiết kế vi kiến trúc xử lý song song, đường ống (pipeline architecture) sử dụng ngôn ngữ Verilog HDL, loại bỏ hoàn toàn dấu chấm động bằng kỹ thuật lượng tử hóa đồng nhất (Uniform Quantization) kết hợp số học dấu chấm cố định (Fixed-point 32-bit).
  4. Hiện thực hóa vi mạch trên Xilinx Virtex-7: Tổng hợp và thẩm định tài nguyên trên bo mạch Xilinx Virtex-7 VC709, đảm bảo tần số hoạt động danh định $\mathbf{F_{max} > 100\text{ MHz}}$ với công suất tiêu thụ $\mathbf{P_{dyn} < 10\text{ W}}$.

Phạm vi và giới hạn

  • Cấu hình MIMO: $2\times2$ và $4\times4$ ăng-ten; 64 sóng mang con (subcarriers); 64 pilot; sơ đồ điều chế QAM-4 (QPSK).
  • Mô hình kênh truyền: Kênh phân tán đa đường Rayleigh fading phân bố 15-taps không lý tưởng.
  • Mức độ hiện thực: Thiết kế RTL hoàn chỉnh trên Vivado Design Suite, mô phỏng chức năng logic và timing closure, không triển khai nạp bitstream thực tế xuống chân vật lý RF do giới hạn thiết bị thu phát SDR.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Phương pháp Độ phức tạp tính toán Khả năng khử méo phi tuyến PAPR Khả năng xử lý thời gian thực trên Chip Tỷ lệ lỗi bit (BER)
LS-ZF $\mathcal{O}(M^3)$ - Thấp Kém (Khuếch đại nhiễu dải cao) Cao (RTL đơn giản) Cao (Kém nhất khi méo)
LS-MMSE $\mathcal{O}(M^3)$ - Trung bình Kém (Chỉ bù được nhiễu AWGN tuyến tính) Trung bình Trung bình
MLD Tối ưu $\mathcal{O}( \mathcal{C} ^M)$ - Cực cao Khá (Không học được méo clipping)
AI Cloud/GPU $\mathcal{O}(\text{FLOPs})$ - Cao Rất tốt (Học được quan hệ phi tuyến) Kém (Độ trễ truyền dẫn > 10ms) Rất tốt
Đề xuất: On-Chip DNN $\mathcal{O}(\text{MAC Operations})$ Xuất sắc (Bù méo clipping 5dB) Cực cao (< 100ns Pipeline) Tối ưu vượt trội

So sánh với các nghiên cứu tiền nhiệm

  • Ye et al. (2018): Đề xuất mạng DNN cho hệ thống SISO-OFDM. Nhược điểm: Không mở rộng được cho hệ thống đa ăng-ten MIMO do can nhiễu giữa các luồng không gian (spatial stream interference).
  • Liao et al. & He et al. (2019-2020): Áp dụng Deep CNN (DCNN) khử nhiễu cho MIMO. Nhược điểm: Chỉ tập trung vào MIMO băng hẹp, không xử lý đa sóng mang OFDM và méo PAPR.
  • Gao et al. (2021): Sử dụng DNN cho MIMO-OFDM $2\times8$. Nhược điểm: Dựa vào số lượng ăng-ten thu vượt trội ($N_R=8 \gg N_T=2$) để đơn giản hóa bài toán ước lượng kênh, không khả thi với thiết bị đầu cuối nhỏ gọn ($2\times2$, $4\times4$).

Phân loại yêu cầu hệ thống (MoSCoW)

  • Must have: Mô hình DNN hoạt động chính xác với kênh Rayleigh 15 taps; Khối ước lượng/giải mã hoạt động ở mức lượng tử hóa số nguyên; Tần số xung nhịp $\ge 100\text{ MHz}$.
  • Should have: Hàm kích hoạt phi tuyến (Sigmoid, Max) xấp xỉ bằng logic thanh ghi không cần bảng tra cứu LUT dung lượng lớn.
  • Could have: Cấu trúc Pipeline Ping-Pong RAM cho phép truyền dữ liệu liên tục không có chu kỳ chờ (zero bubble cycles).
  • Won't have (lần này): Thuật toán thích ứng trọng số Online Backpropagation trên FPGA.
graph TD
    A["Tín hiệu thu sau FFT: Y(n)"] --> B{"Lựa chọn Mô hình Thu"}
    
    subgraph "Mô hình Loại I (Hybrid Demapper)"
        B -->|Model I| C1["Ước lượng kênh LS + Bộ tách ZF/MLD"]
        C1 --> D1["DNN Demapper: 5 Lớp (32->256->128->64->16)"]
        D1 --> E1["Dữ liệu giải điều chế Bit"]
    end

    subgraph "Mô hình Loại II (Residual Estimator)"
        B -->|Model II| C2["Signal Detector + Ước lượng Nhiễu w = y - Hs"]
        C2 --> D2["DNN Noise Filter (256->512->512->512->256)"]
        D2 --> E2["Cập nhật tín hiệu y' = y - w_hat -> Detector"]
    end

    subgraph "Mô hình Loại III (End-to-End AI Receiver)"
        B -->|Model III| C3["Dữ liệu thô Y(n) + Pilot Xp (Real/Imag)"]
        C3 --> D3["DNN Toàn phần (512->512->256->128->16)"]
        D3 --> E3["Dữ liệu Bit đầu ra trực tiếp"]
    end

Ngăn xếp công nghệ và thông số kỹ thuật (Technology Stack)

  • Môi trường thiết kế RTL: Xilinx Vivado Design Suite v2022.1 / SystemVerilog & Verilog-2001.
  • Mục tiêu phần cứng (Target Device): Xilinx Virtex-7 FPGA VC709 Evaluation Kit (xc7vx690tffg1761-2).
  • Môi trường phát triển & Huấn luyện AI: Python 3.8.10, PyTorch 1.10.2 + CUDA 11.3, NumPy 1.21.0.
  • Công cụ mô phỏng: Vivado Simulator / ModelSim SE-64 2020.4.

Thiết kế phần cứng và Kiến trúc chi tiết

Kiến trúc bộ tính toán lớp (Layer Calculation Block)

Mạng DNN gồm 4 khối tính toán tầng nối tiếp tương ứng với 3 lớp ẩn. Mỗi khối Layer Calculation bao gồm:

  1. Khối nhân ma trận (Matrix Accumulation Unit): Thực hiện phép nhân ma trận trọng số $W$ và vector đầu vào $X$, cộng dồn qua cấu trúc cây tích lũy song song (parallel adder tree).
  2. Khối cộng Bias (Bias Addition Unit): Bù độ lệch phân cực của từng nơ-ron qua các thanh ghi trung gian.
  3. Khối hàm kích hoạt phần cứng (Hardware Activation Unit): Thực thi ReLU, Max hoặc Sigmoid xấp xỉ không dùng phép chia dấu chấm động.
+-----------------------------------------------------------------------------------------+
|                               KHỐI LAYER CALCULATION                                    |
|                                                                                         |
|  [Pre-Layer RAM] --> [Đơn vị Nhân Ma trận] --> [Cộng Bias] --> [Hàm Kích hoạt]           |
|  (Dữ liệu Nơ-ron)        (Trọng số Wq)          (Bias Bq)      (ReLU / Max / Sigmoid)   |
|         |                      |                     |                   |              |
|         v                      v                     v                   v              |
|  [Ping-Pong Dual BRAM] -----------------------------------------> [Next-Layer RAM]     |
+-----------------------------------------------------------------------------------------+

Thuật toán Lượng tử hóa đồng nhất (Uniform Quantization)

Để chuyển đổi từ trọng số thực $\mathbf{W} \in [\alpha, \beta]$ sang số nguyên $n$-bit $\mathbf{W_q} \in [-2^{n-1}, 2^{n-1}-1]$ với hệ số tỷ lệ $S = \frac{\beta - \alpha}{2^n - 1}$:

$$\mathbf{Y_q} = \text{round}\left( \frac{S_x \cdot S_w}{S_y} \cdot \mathbf{X_q} \cdot \mathbf{W_q} + \frac{S_b}{S_y} \cdot \mathbf{B_q} \right)$$

Hệ số co giãn chuyển vùng $\mathbf{K} = \frac{S_x \cdot S_w}{S_y}$ được định dạng dưới dạng số fixed-point 32-bit (Q16.16), biến phép chia dấu chấm động phức tạp thành phép nhân số học và dịch bit logic (arithmetic shift right).

Thiết kế xấp xỉ hàm phi tuyến Sigmoid trên RTL

Thay vì sử dụng hàm lũy thừa $e^{-x}$ tiêu tốn tài nguyên DSP, thuật toán xấp xỉ bậc hai không bảng tra (LUT-less) được cải biên cho kiến trúc số học dịch bit:

$$F_{\text{sigmoid}}(x) \approx \begin{cases} 0 & x < -4 \ \frac{1}{2}\left(1 + \frac{x}{4}\right)^2 & -4 \le x \le 0 \ 1 - \frac{1}{2}\left(1 - \frac{x}{4}\right)^2 & 0 < x \le 4 \ 1 & x > 4 \end{cases}$$

// Trích đoạn mã nguồn RTL: Khối tính toán Sigmoid xấp xỉ tối ưu hóa tài nguyên phần cứng
module approx_sigmoid_fixedpoint (
    input  wire signed [15:0] x_in,      // Định dạng Q4.12
    output reg  signed [15:0] y_out     // Định dạng Q0.16 [0, 1)
);
    localparam signed [15:0] CONST_FOUR     = 16'sh4000; // +4.0 in Q4.12
    localparam signed [15:0] CONST_NEG_FOUR = -16'sh4000;// -4.0 in Q4.12
    localparam signed [15:0] CONST_ONE_Q12  = 16'sh1000; // 1.0 in Q4.12

    wire signed [15:0] x_shift;
    wire signed [15:0] sum_term;
    wire signed [31:0] square_term;
    wire signed [15:0] half_square;

    // Tính x/4 bằng phép dịch bit số học 2 vị trí
    assign x_shift = x_in >>> 2; 

    // sum_term = 1 + x/4 (khi x <= 0) hoặc 1 - x/4 (khi x > 0)
    assign sum_term = (x_in < 0) ? (CONST_ONE_Q12 + x_shift) : (CONST_ONE_Q12 - x_shift);
    
    // Bình phương đa thức
    assign square_term = sum_term * sum_term; // Định dạng Q8.24
    assign half_square = square_term[27:12];  // Cắt về Q0.16 và chia 2 (>>> 1)

    always @(*) begin
        if (x_in <= CONST_NEG_FOUR)
            y_out = 16'h0000; // 0.0
        else if (x_in >= CONST_FOUR)
            y_out = 16'hFFFF; // ~1.0
        else if (x_in < 0)
            y_out = half_square;
        else
            y_out = 16'hFFFF - half_square;
    end
endmodule

Implementation và kết quả thực nghiệm

Quy trình phát triển và kiểm thử

  1. Giai đoạn 1 (Thuật toán & Mô hình hóa): Thiết lập chuỗi truyền nhận MIMO-OFDM, bộ cắt đỉnh tín hiệu phi tuyến ($\text{CR} = 1.0 \rightarrow 2.24$), kênh đa đường Rayleigh 15-taps trên PyTorch.
  2. Giai đoạn 2 (Huấn luyện & Lượng tử hóa): Huấn luyện $5.000$ epochs với thuật toán Adam, learning rate ban đầu $\eta = 0.001$, áp dụng cơ chế giảm dần theo chu kỳ $500$ epochs. Thực hiện lượng tử hóa tĩnh sau huấn luyện (Post-Training Quantization).
  3. Giai đoạn 3 (Thiết kế RTL & Đồng mô phỏng): Hiện thực hóa toàn bộ luồng tính toán bằng Verilog HDL. Sử dụng Python trích xuất $200.000$ vector kiểm thử để đối chiếu kết quả đầu ra giữa mô hình PyTorch và bộ mô phỏng Vivado Simulator.
                                  KẾT QUẢ HIỆU NĂNG BER TẠI MỨC CẮT ĐỈNH 5dB
  10^0 +-----------------------------------------------------------------------+
       |                                                                       |
  10^-1|--*---*---*                                                            |
       |           \                                                           |
  10^-2|            *---*                                                      |
B      |                 \                                                     |
E 10^-3|                  *---*                                                |
R      |                       \                                               |
  10^-4|                        *---*                                          |
       |                             \    [+] Bộ thu DSP LS-ZF Thông thường    |
  10^-5|                              *   [*] Bộ thu Đề xuất DNN Model III     |
       |                               \                                       |
  10^-6+--------------------------------\--------------------------------------+
       0       5       10      15      20      25      30      35      40 (SNR dB)
       <--- BER của DNN giảm sâu nhanh hơn, đạt mốc 10^-5 tại SNR nhỏ hơn 5dB --->

Thông số đào tạo mô hình mạng DNN ($2\times2$ MIMO-OFDM)

Thông số cấu hình Mô hình Loại I Mô hình Loại II Mô hình Loại III
Kích thước mạng (Nodes) $32 \rightarrow 256 \rightarrow 128 \rightarrow 64 \rightarrow 16$ $256 \rightarrow 512 \rightarrow 512 \rightarrow 512 \rightarrow 256$ $512 \rightarrow 512 \rightarrow 256 \rightarrow 128 \rightarrow 16$
Hàm kích hoạt Ẩn / Ra ReLU / Sigmoid ReLU / Tuyến tính (None) ReLU / Softmax (Max RTL)
Kích thước Batch / Epoch $300\text{ samples} \times 5\text{ batches}$ $1000\text{ samples} \times 20\text{ batches}$ $1000\text{ samples} \times 20\text{ batches}$
Hàm mất mát (Loss Func) MSE Loss MSE Loss MSE Loss / Cross-Entropy
Tổng số mẫu kiểm tra $200.000\text{ symbols}$ $200.000\text{ symbols}$ $200.000\text{ symbols}$

Đánh giá tài nguyên phần cứng trên Xilinx Virtex-7 XC7VX690T

Loại tài nguyên phần cứng Bản thiết kế Dấu chấm động 32-bit Bản thiết kế Lượng tử hóa (Đề xuất) Mức độ tiết kiệm tài nguyên (%)
Slice LUTs $142.350$ $\mathbf{41.280}$ Giảm 71,0%
Slice Registers (FF) $185.600$ $\mathbf{52.140}$ Giảm 71,9%
DSP48E1 Slices $1.120$ $\mathbf{196}$ Giảm 82,5%
Block RAM (BRAM 36Kb) $240$ $\mathbf{68}$ Giảm 71,6%
Tần số xung nhịp tối đa $68,5\text{ MHz}$ $\mathbf{133,4\text{ MHz}}$ Tăng 94,7%
Công suất ước tính ($P_{dyn}$) $18,4\text{ W}$ $\mathbf{4,85\text{ W}}$ Giảm 73,6%

Đổi mới và đóng góp khoa học

  1. Cơ chế triệt tiêu méo phi tuyến PAPR học sâu trực tiếp: Không giống như các phương pháp bù tiền biến dạng kỹ thuật số (DPD - Digital Pre-Distortion) phức tạp tại máy phát, giải pháp cho phép máy phát chủ động cắt đỉnh xung mạnh mẽ để tối đa hóa hiệu suất năng lượng của bộ khuếch đại công suất PA, sau đó máy thu DNN tự động phục hồi các hài méo thông qua mối quan hệ phi tuyến tính học được từ dữ liệu Pilot.
  2. Kiến trúc phần cứng xấp xỉ không dùng LUT: Thiết kế khối Sigmoid và Max song song hoàn toàn bằng các phép toán logic cơ bản (Shift, Add, Multiply), loại bỏ tình trạng nghẽn cổ chai truy xuất bộ nhớ (memory access latency) và hiện tượng cạn kiệt tài nguyên BRAM trên FPGA.
  3. Mô hình máy thu tối giản loại bỏ hoàn toàn khối DSP (Model III): Tích hợp hợp nhất 3 chức năng: Ước lượng kênh (Channel Estimation), Phát hiện tín hiệu (Signal Detection) và Giải ánh xạ (Demapping) vào duy nhất một mạng nơ-ron sâu, giảm thiểu độ trễ tích lũy giữa các tầng xử lý tín hiệu truyền thống từ hàng micro-giây xuống dưới 120 nanogiây.

Ứng dụng thực tế và triển khai

+-----------------------------------------------------------------------------------+
|                        MÔ HÌNH HỆ THỐNG TRIỂN KHAI THỰC TẾ                        |
|                                                                                   |
|  [Antenna Array] ---> [Analog Front-End / ADC] ---> [Khối Đồng bộ & FFT]          |
|                                                               |                   |
|                                                               v                   |
|  [Hệ thống Mạng Lõi 5G/6G] <--- [Giao tiếp PCIe/AXI] <--- [FPGA DNN RECEIVER]     |
|                                                           (Virtex-7 / Zynq Ultra) |
+-----------------------------------------------------------------------------------+

Kịch bản ứng dụng công nghiệp

  • Trạm thu phát sóng 5G/6G Small Cells mật độ cao: Giúp các trạm phát sóng kích thước nhỏ tiết kiệm điện năng tiêu thụ tại bộ khuếch đại công suất PA mà không lo ngại suy giảm chất lượng phủ sóng do méo tín hiệu.
  • Thiết bị bay không người lái (UAV) và Vệ tinh quỹ đạo thấp (LEO): Các hệ thống thu phát vô tuyến yêu cầu công suất nguồn nghiêm ngặt (< 10W) và độ trễ cực thấp trong môi trường truyền sóng đa đường biến đổi nhanh.
  • Hệ thống liên lạc công nghiệp thời gian thực (URLLC): Tối ưu hóa thời gian xử lý lớp vật lý cho các nhà máy thông minh tự động hóa hoàn toàn.

Phân tích chi phí - lợi ích (Cost-Benefit Analysis)

  • Tối ưu hóa chi phí đầu tư (CAPEX): Sử dụng các dòng vi mạch FPGA tầm trung hoặc tiến tới chuyển giao sang chip chuyên dụng ASIC chuẩn $28\text{nm}$ giúp giảm giá thành sản xuất khối xử lý tín hiệu băng cơ bản (baseband processor) tới 45% so với việc trang bị các cụm DSP đắt tiền của Texas Instruments hoặc GPU nhúng Nvidia Jetson.
  • Tối ưu hóa chi phí vận hành (OPEX): Giảm công suất nhiệt tiêu tán trên mỗi trạm thu phát từ $18,4\text{W}$ xuống $4,85\text{W}$ (giảm hơn $73%$), giúp tiết kiệm hàng triệu kWh điện năng tiêu thụ hàng năm cho các nhà mạng viễn thông trên quy mô toàn mạng lưới.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Sơ đồ điều chế: Nghiên cứu hiện tại đang tập trung kiểm chứng sâu trên sơ đồ điều chế bậc thấp QAM-4 (QPSK). Với các bậc điều chế cao hơn như 16-QAM hay 64-QAM, mật độ chòm sao tín hiệu dày đặc hơn đòi hỏi độ sâu nơ-ron và độ rộng bit lượng tử hóa lớn hơn để kiểm soát sai số làm tròn.
  • Môi trường xác thực: Mới dừng lại ở mức mô phỏng đồng bộ tín hiệu và kiểm thử logic trên Vivado Simulator (Post-Implementation Timing Simulation), chưa kết nối trực tiếp với các đầu vô tuyến phần mềm (USRP SDR) trong môi trường truyền sóng vô tuyến thực tế ngoài trời (Over-The-Air testing).

Hướng phát triển tiếp theo

  • Nâng cấp mạng DNN lên kiến trúc Transformer/Spiking Neural Network (SNN) để nâng cao khả năng dự đoán chuỗi biến đổi của kênh truyền phân tán thời gian (time-selective fading).
  • Tích hợp công nghệ Tự động huấn luyện thích ứng trên Chip (Online On-Chip Learning) sử dụng thuật toán lan truyền ngược xấp xỉ phần cứng để cập nhật trọng số liên tục theo đặc tính kênh truyền thực tế.

Đối tượng hưởng lợi

+-----------------------------------------------------------------------------------+
|                            ĐỐI TƯỢNG HƯỞNG LỢI DỰ ÁN                             |
+-----------------------------------------------------------------------------------+
|  [Sinh viên / Học viên]  --> Nguồn tài liệu mẫu về Hardware-AI Co-Design          |
|  [Kỹ sư FPGA / Embedded] --> Mẫu thiết kế RTL tối ưu hóa MAC & Sigmoid không BRAM  |
|  [Doanh nghiệp Telco]    --> Giải pháp giảm công suất tiêu thụ trạm Baseband PHY  |
|  [Nhà nghiên cứu 6G]     --> Dữ liệu thực nghiệm về bù méo phi tuyến bằng Deep AI |
+-----------------------------------------------------------------------------------+
  • Sinh viên & Học viên cao học: Nguồn tài liệu tham khảo chi tiết từ mô hình hóa toán học viễn thông đến thiết kế vi mạch RTL và kỹ thuật lượng tử hóa phần cứng nơ-ron.
  • Kỹ sư phát triển phần cứng (FPGA/ASIC Engineers): Bộ mã nguồn mẫu Verilog chuẩn công nghiệp với kỹ thuật thiết kế đường ống Pipeline, chia sẻ tài nguyên tính toán và xấp xỉ hàm kích hoạt không phụ thuộc IP Core đóng gói sẵn.
  • Doanh nghiệp thiết bị viễn thông: Phương án khả thi để nâng cấp firmware cho các dòng card xử lý tín hiệu băng cơ bản hiện hữu, cải thiện độ nhạy máy thu mà không cần thay đổi phần cứng vô tuyến RF đắt đỏ.
  • Cộng đồng nghiên cứu AI-Native PHY: Cơ sở dữ liệu thực nghiệm chứng minh tính khả thi của việc thay thế các thuật toán xử lý tín hiệu cổ điển bằng mô hình Deep Learning chạy thời gian thực trên biên.

Câu hỏi thường gặp

1. Yêu cầu hệ thống tối thiểu để tổng hợp và triển khai thiết kế phần cứng này là gì?

Hệ thống cần máy trạm chạy hệ điều hành Linux (Ubuntu 20.04/22.04 LTS) hoặc Windows 10/11 64-bit; RAM tối thiểu 16 GB (khuyến nghị 32 GB khi chạy Placement & Routing cho Virtex-7); Cài đặt bộ công cụ Xilinx Vivado Design Suite 2020.2 trở lên. Mục tiêu phần cứng yêu cầu FPGA có tối thiểu $50\text{K}$ Logic Cells và $200$ DSP Slices.

2. Sự suy giảm độ chính xác của lượng tử hóa số nguyên so với số thực dấu chấm động 32-bit là bao nhiêu?

Nhờ thuật toán lượng tử hóa đồng nhất kết hợp hệ số tỷ lệ Fixed-point 32-bit (Q16.16), sự suy hao BER giữa phiên bản lượng tử hóa phần cứng và mô hình dấu chấm động trên PyTorch là không đáng kể (độ lệch BER $< 0,15\text{ dB}$ trên toàn dải SNR từ $0\text{ dB}$ đến $40\text{ dB}$), trong khi tiết kiệm được hơn $70%$ tài nguyên logic.

3. Làm thế nào để tích hợp lõi IP máy thu DNN này vào hệ thống viễn thông hiện có?

Lõi phần cứng DNN được đóng gói dưới dạng chuẩn giao tiếp bus công nghiệp AXI4-Stream cho luồng dữ liệu I/Q ngõ vào/ra và AXI4-Lite cho cấu hình thanh ghi điều khiển. Nhờ đó, module có thể ghép nối trực tiếp với vi xử lý điều khiển (như ARM Cortex trên Zynq SoC hoặc MicroBlaze) và khối FFT có sẵn mà không cần thay đổi cấu trúc toàn hệ thống.

4. Tại sao không sử dụng bảng tra cứu (LUT) để tính hàm Sigmoid mà phải dùng thuật toán xấp xỉ?

Bảng tra cứu LUT đòi hỏi truy xuất bộ nhớ khối (BRAM) hoặc tổ hợp logic lớn khi số lượng nơ-ron đầu ra tăng cao, tạo ra độ trễ truy xuất $1-2$ chu kỳ xung nhịp và gây tắc nghẽn định tuyến (routing congestion). Thuật toán xấp xỉ bậc hai chỉ sử dụng phép dịch bit logic và nhân số học, cho phép tính toán tức thời trong cùng một chu kỳ đường ống (single-cycle pipeline).

5. Khả năng mở rộng của kiến trúc này lên hệ thống Massive MIMO $64\times64$ như thế nào?

Kiến trúc phần cứng được thiết kế theo dạng tham số hóa (parameterized modular RTL). Khi mở rộng lên Massive MIMO, hệ thống có thể mở rộng theo chiều ngang bằng cách tăng số lượng PE (Processing Elements) song song hoặc cấu hình lại bộ nhớ đệm Ping-Pong RAM mà không cần thiết kế lại cấu trúc logic điều khiển cốt lõi.

Kết luận

Đồ án đã giải quyết thành công bài toán nghẽn cổ chai trong việc xử lý méo phi tuyến do PAPR clipping gây ra trên hệ thống truyền thông không dây MIMO-OFDM thông qua việc kết hợp đột phá giữa Trí tuệ nhân tạo và Kỹ thuật thiết kế vi mạch số. Bằng việc đề xuất 03 kiến trúc máy thu DNN tối ưu kết hợp phương pháp lượng tử hóa phần cứng toàn diện trên FPGA Xilinx Virtex-7, công trình đã chứng minh tính vượt trội về cả hiệu năng vô tuyến (BER cải thiện tới 5 dB) lẫn hiệu quả vi mạch (tần số đạt 133,4 MHz, tiết kiệm >71% tài nguyên logic và >73% công suất). Đây là bước đi nền tảng, mở ra tiềm năng ứng dụng to lớn cho việc thương mại hóa các dòng chip AI biên chuyên dụng phục vụ mạng di động 5G Advanced và 6G trong tương lai gần.