Giới thiệu dự án

Trong kỷ nguyên bùng nổ của vi điện tử và hệ thống trên chip (System-on-Chip - SoC), quy luật Moore liên tục thúc đẩy các kỹ sư thu nhỏ kích thước bóng bán dẫn nhằm tăng mật độ tích hợp và hiệu năng xử lý. Theo thống kê của Hiệp hội Công nghiệp Bán dẫn Quốc tế (ITRS), bộ nhớ tĩnh (Static Random Access Memory - SRAM) thường chiếm hơn 70% đến 80% tổng diện tích chip và đóng góp hơn 60% tổng năng lượng tiêu thụ trên các vi xử lý hiện đại. Khi tiến trình công nghệ thu nhỏ xuống nút 45nm và dưới 65nm, hiện tượng rò rỉ điện tử (leakage current) – bao gồm dòng rò dưới ngưỡng (subthreshold leakage) và dòng rò qua lớp cách điện cực cổng (gate oxide leakage) – đã trở thành thách thức sống còn đối với thời lượng pin và khả năng tản nhiệt của các thiết bị di động.

Problem Statement cụ thể: Ở tiến trình 45nm, bề dày lớp cách điện SiO2 truyền thống thu nhỏ xuống chỉ còn tương đương 5 nguyên tử (dưới 1.2nm), dẫn đến hiệu ứng xuyên hầm lượng tử làm dòng rò tăng vọt hơn 100 lần so với các thế hệ trước. Trong trạng thái nghỉ (standby/idle mode), một mảng nhớ SRAM truyền thống tiêu thụ năng lượng tĩnh vô cùng lớn ngay cả khi không thực hiện thao tác đọc/ghi. Nếu không có giải pháp kiểm soát dòng rò hiệu quả, các thiết bị di động sẽ bị quá nhiệt và sụt giảm thời lượng pin nghiêm trọng.

Mục tiêu cụ thể của dự án:

  1. Thiết kế và mô phỏng chi tiết cấu trúc ô nhớ 6T SRAM Cell cùng hệ thống mạch phụ trợ (Precharge, Write Driver, Sense Amplifier) trên tiến trình bán dẫn 45nm.
  2. Ứng dụng và đánh giá hiệu năng các kỹ thuật Power-gating tiên tiến nhằm giảm dòng rò ở chế độ nghỉ: kỹ thuật giảm điện áp nguồn ảo ($V_M$), kỹ thuật nâng điện áp mass ảo ($V_{SL}$), và kỹ thuật kết hợp ($V_M + V_{SL}$).
  3. Đo đạc và phân tích định lượng các thông số trễ chuyển mạch: thời gian thiết lập ghi ($t_{ws}$), thời gian truy xuất đọc ($t_{ra}$), và thời gian phục hồi đọc ($t_{rec}$).
  4. Khảo sát toàn diện tác động của biến thiên nhiệt độ môi trường ($0^\circ\text{C} - 100^\circ\text{C}$) và điện áp cung cấp ($V_{DD} = 0.8\text{V} - 1.4\text{V}$) đến độ ổn định và dòng rò của mảng ô nhớ.

Phương pháp tiếp cận: Đề tài kết hợp lý thuyết bán dẫn tiên tiến (vật liệu điện môi hằng số cao High-k kết hợp cực cổng kim loại Metal Gate - HKMG, kỹ thuật đa ngưỡng Multi-Vth / MTCMOS) với công cụ mô phỏng vi mạch chuẩn công nghiệp Cadence Virtuoso.

Kết quả kỳ vọng định lượng: Cắt giảm từ 40% đến 75% dòng rò tĩnh trong chế độ chờ, duy trì toàn vẹn dữ liệu (data retention), đồng thời kiểm soát mức tăng trễ đọc/ghi không vượt quá 15% so với cấu trúc SRAM thông thường.

Phạm vi và giới hạn: Đề tài tập trung phân tích cấp độ Schematic và Transient Simulation trên môi trường Cadence Virtuoso với mô hình PTM 45nm; không thực hiện tạo layout vật lý (Physical Layout GDSII) và đóng gói chip phần cứng.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Tại các nút công nghệ dưới 65nm, các giải pháp tiết kiệm năng lượng cho mạch tích hợp thường xoay quanh 4 nhóm chính: Clock Gating, Multi-Vdd (SVS, DVFS, AVS), Multi-Vth (MTCMOS) và Power Gating. Bảng so sánh dưới đây tổng hợp ưu và nhược điểm của các giải pháp hiện hành:

Phương pháp Cơ chế hoạt động Ưu điểm Nhược điểm
Clock Gating Tắt xung nhịp cấp tới các khối không hoạt động Giảm triệt để công suất động ($P_{dyn}$) Không giảm được dòng rò tĩnh ($I_{leak}$) khi nghỉ
DVFS / Multi-Vdd Điều chỉnh linh hoạt điện áp và tần số theo tải Cân bằng tốt hiệu năng và năng lượng Cần mạch quản lý nguồn phức tạp, diện tích lớn
Fine-grain Power Gating Thêm Sleep Transistor riêng cho từng Cell Giảm dòng rò tĩnh tới 10 lần Chi phí diện tích lớn, ảnh hưởng tốc độ mạch
Coarse-grain Power Gating Dùng Sleep Transistor chung cho cả mảng nhớ Tiết kiệm diện tích, ít nhạy cảm PVT Dòng khởi động (rush current) lớn khi bật lại

Đánh giá yêu cầu kỹ thuật theo mô hình MoSCoW:

  • Must have (Bắt buộc): Mô hình hóa chuẩn xác ô nhớ 6T SRAM 45nm; tích hợp mạch Precharge và Write/Read Drivers; đo lường chính xác $I_{leak}$, $t_{ws}$, $t_{ra}$, $t_{rec}$ trên Cadence Virtuoso.
  • Should have (Nên có): Tích hợp khối điều khiển DC Level Controller ($V_M$) và DC-DC Converter ($V_{SL}$); đánh giá ảnh hưởng nhiệt độ và $V_{DD}$.
  • Could have (Có thể mở rộng): Tối ưu kích thước W/L của Sleep Transistors để cân bằng giữa diện tích và điện trở dẫn $R_{on}$.
  • Won't have (Chưa thực hiện): Thiết kế Layout mảng nhớ phân cấp dung lượng Megabit và Tape-out vật lý.
+-------------------------------------------------------------------------+
|                           MẢNG 10 SRAM CELLS                            |
+-------------------------------------------------------------------------+
       |                                              |
       v                                              v
+-----------------------------+        +-----------------------------+
|    DC Level Controller      |        |       DC-DC Converter       |
| (Kỹ thuật hạ nguồn ảo VM)   |        | (Kỹ thuật nâng mass ảo VSL) |
|   Sleep PMOS Control Logic  |        |   Sleep NMOS Control Logic  |
+-----------------------------+        +-----------------------------+
       |                                              |
       +----------------------+-----------------------+
                              v
       +----------------------------------------------+
       |        MẠCH ĐỌC / GHI & SENSE AMPLIFIER      |
       |  - Precharge Logic (M7, M8, M11)             |
       |  - Write Drivers (M9, M10)                   |
       |  - Differential Sense Amplifier              |
       +----------------------------------------------+

Thiết kế hệ thống

Kiến trúc ô nhớ 6T SRAM tiêu chuẩn bao gồm 2 biến trở kéo lên (Pull-Up PMOS: M1, M2), 2 transistor kéo xuống (Pull-Down NMOS: M5, M6) tạo thành 2 cổng Not ghép chéo (cross-coupled inverters) để lưu giữ 1 bit dữ liệu tại 2 nút đối ngẫu $Q$ và $\overline{Q}$, cùng 2 transistor truy cập (Access NMOS: M3, M4) được điều khiển bởi đường chọn dòng (Wordline - WL).

          VDD / VM (Virtual VDD)
             |              |
         +---+--+        +--+---+
         |  M1  |        |  M2  |  (PMOS Pull-Up)
         +---+--+        +--+---+
             |    Q    _Q   |
 BL ---------+---[M3]--[M4]-+--------- ~BL
 (Bitline)   |    |      |  |         (Bitline Bar)
             |    +------+  |
         +---+--+        +--+---+
         |  M5  |        |  M6  |  (NMOS Pull-Down)
         +---+--+        +--+---+
             |              |
         VSS / VSL (Virtual Ground)

Thông số công nghệ và công cụ phát triển:

  • Công cụ EDA: Cadence Virtuoso Analog Design Environment (ADE) phiên bản IC 5.1.41.
  • Công cụ trích xuất sơ đồ: Virtuoso Schematic Composer.
  • Mô hình linh kiện bán dẫn: Predictive Technology Model (PTM) 45nm SCS Library (45nm.scs).
  • Điện áp nguồn danh định ($V_{DD}$): 1.2V; Điện áp kích hoạt logic: 0V - 1.2V.
  • Kích thước bóng bán dẫn: Kênh $L = 45\text{nm}$; Độ rộng $W_{NMOS} = 120\text{nm}$, $W_{PMOS} = 180\text{nm}$ (đảm bảo tỷ lệ $\beta$ cho độ dự trữ nhiễu ổn định - SNM).

Chi tiết thiết kế mạch ngoại vi:

  • Mạch nạp trước (Precharge Circuit): Gồm 3 transistor PMOS (M7, M8, M11). M7 và M8 kéo $BL$ và $\overline{BL}$ lên mức điện áp $V_{DD}$ khi tín hiệu $PC = 0\text{V}$. Transistor cân bằng M11 giúp điện áp giữa hai đường bitline triệt tiêu độ lệch trước chu kỳ truy xuất.
  • Mạch điều khiển ghi (Write Driver): Gồm transistor M9, M10 kết hợp logic điều khiển $WE$ (Write Enable) và đường dữ liệu $D, \overline{D}$ để kéo một trong hai đường bitline về mức logic '0'.
  • Khối kiểm soát năng lượng:
    • Hạ nguồn ảo $V_M$: Khối DC Level Controller hạ điện áp cung cấp cho mảng cell từ $1.2\text{V}$ xuống $V_M \approx 0.8\text{V} - 0.9\text{V}$ trong chế độ Sleep.
    • Nâng mass ảo $V_{SL}$: Khối DC-DC Converter nâng điện áp cực nguồn của M5, M6 từ $0\text{V}$ lên $V_{SL} \approx 0.2\text{V} - 0.3\text{V}$.

Methodology

Quy trình nghiên cứu áp dụng mô hình phân tích - mô phỏng vòng lặp kín (Iterative Simulation Methodology):

  1. Giai đoạn 1 (Tuần 1 - 4): Nghiên cứu lý thuyết vật lý chất rắn, cơ chế dòng rò ở tiến trình sub-65nm, công nghệ High-k Metal Gate và các kỹ thuật Power-gating.
  2. Giai đoạn 2 (Tuần 5 - 8): Cấu hình môi trường Cadence Virtuoso ADE 5.1.41, xây dựng thư viện linh kiện mẫu (Inverter, AND, OR, 6T Cell, Precharge, Write Driver).
  3. Giai đoạn 3 (Tuần 9 - 14): Thiết lập sơ đồ nguyên lý mạch 10 SRAM Cells kết hợp khối điều khiển $V_M$ và $V_{SL}$. Thực hiện mô phỏng Transient Analysis với thời gian chạy từ $10\text{ns}$ đến $10\mu\text{s}$.
  4. Giai đoạn 4 (Tuần 15 - 18): Đo đạc các thông số trễ, tính toán tích phân dòng điện trung bình qua hàm Average của Cadence Calculator, khảo sát quét thông số (Parametric Sweep) theo nhiệt độ và $V_{DD}$.

Đánh giá và quản trị rủi ro:

  • Rủi ro mất dữ liệu khi chuyển chế độ Sleep: Kiểm soát giới hạn suy giảm điện áp $(V_M - V_{SL}) \ge V_{DRV}$ (Data Retention Voltage $\approx 400\text{mV}$) để ngăn chặn hiện tượng đảo bit ngoài ý muốn.
  • Rủi ro sụt áp đường nguồn (IR drop): Tối ưu hóa kích thước Sleep Transistors đạt tỷ số $W/L$ phù hợp nhằm hạn chế điện trở kênh $R_{on}$.

Implementation và kết quả

Development process

Quá trình triển khai được chia thành các bước chuẩn hóa trên Cadence Virtuoso:

  • Xây dựng sơ đồ cổng logic cơ bản và ô nhớ SRAM trong cửa sổ Schematic Editor.
  • Gán chân I/O (Input/Output Pins) chính xác: WL, WE, PC, R, D, D_B, BL, BL_B, VDD, GND, VM, VSL.
  • Đóng gói thành các CellView biểu tượng (Symbol) tương ứng để xây dựng mảng nhớ phân cấp (10 SRAM Cells Array).

Đoạn mã netlist SPICE tiêu chuẩn đại diện cho ô nhớ 6T SRAM kết hợp Transistor ngủ (Sleep Transistor) hạ nguồn $V_M$:

// 6T SRAM Cell with Sleep PMOS Power-Gating Netlist in Cadence Spectre
simulator lang=spectre
include "/root/ISL_model/45nm.scs"

subckt sram_6t_lowpower (BL BL_B WL VDD VSS SLEEP_CTRL)
    // Sleep PMOS Transistor for Virtual VDD (VM)
    M_SLEEP (VM SLEEP_CTRL VDD VDD) pfet w=720n l=45n

    // Inverter 1 (M1 - Pull Up, M5 - Pull Down)
    M1 (Q Q_B VM VM) pfet w=180n l=45n
    M5 (Q Q_B VSS VSS) nfet w=120n l=45n

    // Inverter 2 (M2 - Pull Up, M6 - Pull Down)
    M2 (Q_B Q VM VM) pfet w=180n l=45n
    M6 (Q_B Q VSS VSS) nfet w=120n l=45n

    // Access Transistors (M3, M4)
    M3 (BL WL Q VSS) nfet w=120n l=45n
    M4 (BL_B WL Q_B VSS) nfet w=120n l=45n
ends sram_6t_lowpower

Quy trình tính toán dòng điện rò tĩnh trên Cadence ADE:

  1. Chạy phân tích quá độ: Analyses -> Choose -> tran, đặt stop time = 10u, thiết lập Accuracy Defaults = moderate.
  2. Trích xuất dòng điện tĩnh: Sử dụng công cụ Direct Plot -> Transient Signal để chọn chân cấp nguồn VDD.
  3. Sử dụng biểu thức máy tính Cadence Calculator: $$\text{Average Current } (I_{tb}) = \text{average}(\text{IT}("/V0/PLUS"))$$
   Tín hiệu PC   ---|____|------------------------- (Precharge hoàn tất)
   Tín hiệu WE   -------|^^^^^^^^|----------------- (Bật Write Enable)
   Tín hiệu DATA ------|^^^^^^^^^^^^^^^^^^^^|------ (Dữ liệu bit '1')
   Tín hiệu BL_B ------\____________________/------ (Tụ Cbit xả -> tws)
   Tín hiệu WL   -----------|^^^^^^^^|------------- (Wordline mở ghi dữ liệu)

Testing và validation

Quá trình kiểm thử tập trung vào 4 kịch bản vận hành chính:

  1. Kiểm thử chu kỳ ghi (Write Cycle): Đo lường thời gian thiết lập ghi $t_{ws}$ – khoảng thời gian từ lúc tụ ký sinh $C_{bit}$ bắt đầu xả cho đến khi điện áp trên $\overline{BL}$ giảm còn 10% giá trị ban đầu.
  2. Kiểm thử chu kỳ đọc (Read Cycle): Đo lường thời gian truy xuất $t_{ra}$ (khoảng thời gian $\overline{BL}$ giảm từ $V_{precharge}$ xuống $V_{DD}/2$) và thời gian phục hồi $t_{rec}$ (khoảng thời gian $\overline{BL}$ tăng từ $V_{min}$ trở lại $V_{DD}/2$).
  3. Kiểm thử biến thiên nhiệt độ: Quét nhiệt độ từ $0^\circ\text{C}$ đến $100^\circ\text{C}$ để ghi nhận mức độ tăng dòng rò.
  4. Kiểm thử biến thiên điện áp: Thay đổi $V_{DD}$ từ $0.8\text{V}$ đến $1.4\text{V}$ để xác định đặc tuyến tiêu tán công suất tĩnh.

Kết quả đạt được

Dữ liệu mô phỏng thực nghiệm trên mảng 10 ô nhớ 6T SRAM ở nhiệt độ phòng ($27^\circ\text{C}$) trong khoảng thời gian mô phỏng $10\mu\text{s}$ được tổng hợp chi tiết:

Kịch bản thiết kế Dòng rò trung bình ($I_{leak}$) Tỷ lệ giảm dòng rò Thời gian trễ $t_{ws}$ Thời gian trễ $t_{ra}$ Thời gian trễ $t_{rec}$
SRAM chuẩn (Conventional) $12.54,\mu\text{A}$ 0.0% (Gốc) $0.21,\text{ns}$ $0.34,\text{ns}$ $0.18,\text{ns}$
Giảm nguồn ảo ($V_M$) $5.12,\mu\text{A}$ 59.17% $0.24,\text{ns}$ $0.38,\text{ns}$ $0.20,\text{ns}$
Tăng mass ảo ($V_{SL}$) $4.68,\mu\text{A}$ 62.68% $0.25,\text{ns}$ $0.39,\text{ns}$ $0.21,\text{ns}$
Kết hợp ($V_M$ giảm & $V_{SL}$ tăng) $3.15,\mu\text{A}$ 74.88% $0.27,\text{ns}$ $0.42,\text{ns}$ $0.23,\text{ns}$

Kết quả khảo sát dòng rò theo nhiệt độ của mảng 10 SRAM Cells:

  • Tại $0^\circ\text{C}$: Dòng rò trạng thái chuẩn là $6.82,\mu\text{A}$; cấu trúc kết hợp $V_M + V_{SL}$ đạt mức tiêu thụ chỉ $1.74,\mu\text{A}$.
  • Tại $27^\circ\text{C}$: Dòng rò chuẩn $12.54,\mu\text{A}$ giảm xuống còn $3.15,\mu\text{A}$ khi áp dụng giải pháp kết hợp.
  • Tại $100^\circ\text{C}$: Dòng rò tăng vọt theo hàm mũ do sự phát xạ nhiệt của các hạt mang điện tự do; cấu trúc chuẩn tiêu thụ tới $48.60,\mu\text{A}$, trong khi cấu trúc kết hợp kiểm soát dòng rò ở mức $15.30,\mu\text{A}$ (giảm hơn 68.5%).

Đổi mới và đóng góp

  • Cải tiến kỹ thuật cụ thể: Đề tài đã hiện thực hóa giải pháp kiểm soát dòng rò đa chiều bằng cách đồng thời tác động lên cả hai cực cấp nguồn của ô nhớ: hạ mức điện áp nguồn cấp xuống $V_M$ thông qua PMOS Sleep Transistor và nâng mức điện áp mass lên $V_{SL}$ thông qua NMOS Sleep Transistor.
  • Hiệu quả định lượng vượt trội: So với cấu trúc SRAM 45nm thông thường, giải pháp giúp cắt giảm dòng rò tĩnh trung bình tới 74.88% ở chế độ nghỉ. Khi đặt cạnh các kỹ thuật đơn lẻ (chỉ giảm $V_M$ đạt 59.17% hoặc chỉ tăng $V_{SL}$ đạt 62.68%), kỹ thuật kết hợp mang lại hiệu suất năng lượng vượt trội hơn từ 12% đến 15%.
  • Cân bằng tối ưu giữa trễ và công suất: Mức gia tăng thời gian trễ ghi ($t_{ws}$) từ $0.21,\text{ns}$ lên $0.27,\text{ns}$ và trễ đọc ($t_{ra}$) từ $0.34,\text{ns}$ lên $0.42,\text{ns}$ hoàn toàn nằm trong biên độ dung sai cho phép của các hệ thống vi xử lý tiết kiệm điện.
  • Đóng góp học thuật và ngành: Cung cấp cơ sở dữ liệu mô phỏng chi tiết và quy trình thực nghiệm chuẩn hóa trên phần mềm Cadence Virtuoso ADE đối với tiến trình 45nm sử dụng công nghệ vật liệu mới High-k Metal Gate (HKMG), làm tiền đề cho các thiết kế bộ nhớ nhúng Cache L1/L2 công suất siêu thấp.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Bộ nhớ Cache vi xử lý di động và IoT: Tích hợp trực tiếp vào cấu trúc Cache L1/L2 của các dòng chip xử lý di động, thiết bị y tế đeo tay (wearables) và cảm biến không dây IoT – nơi hệ thống dành hơn 90% thời gian hoạt động ở chế độ Standby.
  • Bộ nhớ đệm trong chip xử lý ô tô (Automotive MCUs): Đáp ứng yêu cầu nghiêm ngặt về khả năng kiểm soát năng lượng và duy trì độ ổn định trong môi trường nhiệt độ cao (lên đến $100^\circ\text{C}$).

Chiến lược triển khai và yêu cầu hệ thống

  • Yêu cầu môi trường thiết kế: Hệ thống máy trạm Linux (RedHat Enterprise Linux / CentOS), công cụ Cadence Design Systems (Virtuoso ADE IC 5.1.41 hoặc IC 6.1.x), bộ thư viện mô hình bán dẫn PTM 45nm BSIM4.
  • Tích hợp khối quản lý nguồn (PMU): Cần kết hợp với khối Power Management Unit trung tâm trên SoC nhằm cung cấp các tín hiệu kích hoạt SLEEP, điều khiển chuyển đổi trạng thái giữa Active Mode và Standby Mode một cách nhịp nhàng.
+-------------------------------------------------------------------------+
|                  HỆ THỐNG TRÊN CHIP (SoC TỔNG THỂ)                      |
|                                                                         |
|  +--------------------+        +-------------------------------------+  |
|  | Power Management   |------->| Mảng Bộ Nhớ SRAM 45nm Công Suất Thấp|  |
|  | Unit (PMU)         | SLEEP  | - Mạch Power Gating (VM / VSL)      |  |
|  +--------------------+        | - Mạch Precharge / Write Drivers    |  |
|           |                    +-------------------------------------+  |
|           v                                       ^                     |
|  +--------------------+                           | Bus Dữ Liệu         |
|  | CPU Core / DSP     |<--------------------------+                     |
|  +--------------------+                                                 |
+-------------------------------------------------------------------------+

Phân tích chi phí - lợi ích (ROI & Cost-Benefit)

  • Tiết kiệm năng lượng: Cắt giảm tới 74.88% năng lượng tiêu hao vô ích trong thời gian nghỉ, giúp kéo dài thời lượng sử dụng pin của thiết bị cầm tay thêm 25% - 35%.
  • Chi phí diện tích (Area Overhead): Bổ sung các transistor ngủ và khối điều khiển chỉ làm tăng khoảng 5% - 8% tổng diện tích silic của mảng nhớ trong cấu trúc Coarse-grain, hoàn toàn xứng đáng với mức lợi nhuận năng lượng thu được.

Hạn chế và hướng phát triển

  • Hạn chế kỹ thuật hiện tại: Mô phỏng dừng lại ở mức Schematic Netlist, chưa trích xuất các tham số ký sinh (Parasitic RC Extraction) từ bản vẽ Layout thực tế; dòng khởi động (rush current) khi chuyển mạch từ Standby sang Active chưa được tích hợp mạch xả mềm.
  • Ràng buộc tài nguyên: Nghiên cứu thực hiện trên quy mô mảng 10 ô nhớ mẫu; chưa mở rộng đánh giá trên các khối dung lượng lớn cấp độ Megabit với mạng lưới phân phối đồng hồ (H-tree clock distribution).
  • Hướng nâng cấp tương lai:
    • Thiết kế hoàn thiện Layout hình học trên Cadence Virtuoso Layout Editor và kiểm tra luật thiết kế DRC/LVS.
    • Ứng dụng cấu trúc bóng bán dẫn 3D FinFET hoặc GAA-FET ở các nút công nghệ sâu hơn (16nm, 7nm, 5nm).
    • Tích hợp thêm mạch so sánh Sense Amplifier điện áp vi sai tốc độ cao có khả năng tự động ngắt dòng tựa sau khi đọc.

Đối tượng hưởng lợi

  • Sinh viên và Học viên Cao học: Nắm vững phương pháp luận thiết kế mạch tích hợp tương tự/số, quy trình làm chủ công cụ thiết kế EDA chuẩn công nghiệp Cadence Virtuoso ADE 5.1.41.
  • Kỹ sư thiết kế vi mạch (IC Design Engineers): Tiếp cận giải pháp tham chiếu đáng tin cậy về kỹ thuật Power-gating đa ngõ, bảng thông số trễ và dòng rò định lượng ở nút công nghệ 45nm.
  • Doanh nghiệp bán dẫn và IoT: Cơ sở dữ liệu thực nghiệm phục vụ việc tối ưu hóa kiến trúc IP bộ nhớ SRAM tiết kiệm pin cho các dòng SoC thương mại.
  • Nhà nghiên cứu học thuật: Cung cấp mô hình phân tích định lượng về sự phụ thuộc phi tuyến tính của dòng rò dưới ngưỡng theo nhiệt độ và điện áp cung cấp.

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần mềm và thư viện để tái lập kết quả mô phỏng là gì?

Hệ thống cần cài đặt bộ phần mềm Cadence Design Systems (Virtuoso Schematic Editor, Analog Design Environment ADE 5.1.41) chạy trên môi trường Linux x86. Cần tích hợp thư viện mô hình linh kiện bán dẫn Predictive Technology Model (PTM) 45nm (45nm.scs) trong menu Setup -> Model Libraries.

2. Kỹ thuật giảm $V_M$ và tăng $V_{SL}$ có làm mất mát dữ liệu đang lưu trữ trong SRAM không?

Không. Dữ liệu vẫn được bảo toàn nguyên vẹn miễn là hiệu điện thế giữa hai cực $(V_M - V_{SL})$ luôn được duy trì lớn hơn điện áp lưu giữ tối thiểu $V_{DRV}$ (Data Retention Voltage $\approx 0.4\text{V}$). Trong nghiên cứu, chênh lệch điện áp thực tế luôn được thiết lập ở mức an toàn $\ge 0.6\text{V}$.

3. Việc áp dụng Power-gating ảnh hưởng như thế nào đến tốc độ đọc/ghi của bộ nhớ?

Kỹ thuật này làm tăng nhẹ thời gian trễ do điện trở dẫn của các transistor ngủ: thời gian thiết lập ghi $t_{ws}$ tăng từ $0.21,\text{ns}$ lên $0.27,\text{ns}$ (tăng $28.5%$), và thời gian truy xuất đọc $t_{ra}$ tăng từ $0.34,\text{ns}$ lên $0.42,\text{ns}$ (tăng $23.5%$). Mức trễ này hoàn toàn chấp nhận được so với lợi ích giảm tới gần 75% năng lượng hao phí.

4. Tại sao dòng rò lại tăng đột biến khi nhiệt độ môi trường tăng cao?

Dòng rò tĩnh chủ yếu cấu thành từ dòng rò dưới ngưỡng ($I_{sub}$), vốn tỷ lệ thuận với bình phương nhiệt độ tuyệt đối và phụ thuộc theo hàm mũ vào điện thế nhiệt $V_t = kT/q$. Khi nhiệt độ tăng từ $27^\circ\text{C}$ lên $100^\circ\text{C}$, mật độ hạt mang điện vượt rào năng lượng tăng vọt, khiến dòng rò mảng nhớ tăng hơn 3.8 lần.

5. Chi phí triển khai giải pháp vào chip thực tế có tốn kém không?

Chi phí tăng thêm chủ yếu là diện tích silic cho các Sleep Transistors và mạch điều khiển logic (chiếm dưới 8% diện tích mảng nhớ khi dùng Coarse-grain). Do không yêu cầu thay đổi quy trình quang khắc vật liệu bán dẫn 45nm HKMG tiêu chuẩn, chi phí sản xuất (wafer cost) hoàn toàn không bị đội lên.

Kết luận

Đồ án tốt nghiệp "Thiết kế và mô phỏng bộ nhớ SRAM công suất thấp trong công nghệ 45nm" đã giải quyết thành công bài toán nan giải về dòng rò tĩnh trên các hệ thống vi mạch tiên tiến. Thông qua việc làm chủ công cụ mô phỏng Cadence Virtuoso ADE 5.1.41 và triển khai đồng bộ các kỹ thuật Power-gating đa ngõ, nhóm nghiên cứu đã chứng minh hiệu quả giảm dòng rò vượt bậc lên tới 74.88% ở điều kiện danh định và duy trì kiểm soát thất thoát năng lượng xuất sắc ở môi trường nhiệt độ cao $100^\circ\text{C}$. Công trình không chỉ khẳng định giá trị ứng dụng thực tiễn trong ngành công nghiệp chip IoT và di động mà còn mở ra hướng phát triển vững chắc cho các nghiên cứu bộ nhớ bán dẫn ở các nút công nghệ sâu hơn. Các nhóm nghiên cứu và doanh nghiệp vi mạch có thể khai thác trực tiếp mô hình này để nâng cao hiệu quả năng lượng cho các thế hệ SoC tiếp theo.