Bối cảnh và vấn đề nghiên cứu

Trong xu thế phát triển của ngành công nghiệp bán dẫn, các thiết kế vi mạch tích hợp (IC) và hệ thống trên một vi mạch (SoC) liên tục được thu nhỏ kích thước nhằm tăng mật độ linh kiện, tiết kiệm diện tích và nâng cao hiệu suất hoạt động theo định luật Moore. Khi các tiến trình công nghệ dịch chuyển từ 65nm xuống 45nm, 16nm và nhỏ hơn, vấn đề tiêu thụ năng lượng – đặc biệt là dòng điện rò (leakage current) ở chế độ nghỉ (standby/sleep) – trở thành thách thức kỹ thuật hàng đầu. Trong các hệ thống số và thiết bị di động, bộ nhớ tĩnh SRAM (Static Random Access Memory) chiếm một phần đáng kể diện tích vi mạch và tiêu tốn lượng năng lượng lớn ở cả trạng thái hoạt động lẫn trạng thái tĩnh.

Xuất phát từ thực tiễn trên, đồ án tốt nghiệp "Thiết kế và mô phỏng bộ nhớ SRAM công suất thấp trong công nghệ 45nm" được thực hiện nhằm khảo sát, thiết kế và mô phỏng các kỹ thuật giảm dòng rò và tiêu thụ điện năng cho ô nhớ SRAM (SRAM Cell) trên tiến trình bán dẫn 45nm, kế thừa và phát triển từ các nghiên cứu trước đó ở tiến trình dưới 65nm (như báo cáo "Design of Low-Power SRAM for sub-65-nm CMOS Technologies").

Mục tiêu chính của nghiên cứu là thiết kế, mô phỏng SRAM Cell trong công nghệ 45nm để xác định ưu và nhược điểm của các kỹ thuật tiết kiệm năng lượng trong thời gian nghỉ, đồng thời đánh giá sự đánh đổi về thời gian trễ (delay) và tính ổn định khi thay đổi nhiệt độ và điện áp nguồn. Đồ án xác định 5 nhiệm vụ nghiên cứu cụ thể:

  1. Tìm hiểu cơ sở lý thuyết về bộ nhớ SRAM và các kỹ thuật giảm dòng rò trong mạch tích hợp.
  2. Tìm hiểu và khai thác gói phần mềm mô phỏng Cadence (Virtuoso Analog Design Environment).
  3. Thiết kế và mô phỏng SRAM Cell trên phần mềm Cadence, áp dụng các kỹ thuật tiết kiệm năng lượng trong thời gian nghỉ của ô nhớ.
  4. Đo đạc và phân tích thời gian trễ (delay) trong các quá trình đọc (read) và ghi (write) dữ liệu của SRAM Cell.
  5. Phân tích định lượng ảnh hưởng của nhiệt độ môi trường và điện áp cung cấp đến dòng điện rò của SRAM Cell.

Đối tượng nghiên cứu của đề tài là cấu trúc bộ nhớ SRAM và mạch ô nhớ SRAM Cell 6-Transistor (6T). Phạm vi nghiên cứu tập trung vào mô phỏng các kỹ thuật tiết kiệm dòng rò ở trạng thái nghỉ thông qua giảm chênh lệch điện áp $V_{DD} - V_{SS}$, khảo sát thời gian trễ đọc/ghi và đánh giá độ biến thiên dòng rò theo dải nhiệt độ và điện áp hoạt động. Toàn bộ nghiên cứu được thực hiện tại Khoa Đào tạo Chất lượng cao, Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh trong khoảng thời gian từ ngày 02/03/2015 đến ngày 20/07/2015.

Cơ sở lý thuyết và phương pháp

Đồ án xây dựng nền tảng dựa trên các lý thuyết vật lý bán dẫn, kỹ thuật mạch tích hợp số và các công nghệ giảm công suất tiêu thụ (Low Power Design):

  • Lý thuyết linh kiện MOSFET: Khảo sát nguyên lý hoạt động, cấu trúc và đặc tính truyền đạt $I_D = f(U_{GS})$ của transistor hiệu ứng trường kim loại - oxit - bán dẫn, bao gồm MOSFET kênh sẵn (Depletion-Mode / DE-MOSFET) và MOSFET kênh cảm ứng (Enhancement-Mode / E-MOSFET) cho cả hai loại kênh dẫn p (PMOS) và kênh dẫn n (NMOS).
  • Các cổng logic cơ bản: Phân tích cấu trúc schematic, ký hiệu và bảng chân trị của cổng Đảo (Inverter/NOT: $Y = \overline{A}$), cổng AND ($Y = A \cdot B$) và cổng OR ($Y = A + B$).
  • Công nghệ thiết kế công suất thấp (Low Power):
    • Clock Gating: Ngắt tín hiệu xung nhịp ở các khối logic không hoạt động để triệt tiêu công suất chuyển mạch động.
    • Multi-$V_{dd}$: Cung cấp các mức điện áp khác nhau cho từng khối chức năng thông qua các kỹ thuật điều chỉnh điện áp tĩnh (Static Voltage Scaling - SVS), điều chỉnh điện áp và tần số động (Dynamic Voltage and Frequency Scaling - DVFS) và điều chỉnh điện áp thích nghi (Adaptive Voltage Scaling - AVS).
    • Multiple-$V_{th}$ (MTCMOS): Sử dụng kết hợp các transistor có điện áp ngưỡng ($V_{th}$) cao để chặn dòng rò và $V_{th}$ thấp để đảm bảo tốc độ chuyển mạch.
    • Power Gating: Kỹ thuật ngắt nguồn cấp tới các khối mạch không sử dụng trong chế độ standby thông qua các transistor chuyển mạch (sleep transistors). Khảo sát các phương pháp phân cấp: Fine-grain power gating (gắn sleep transistor cho từng cell logic, giảm dòng rò mạnh nhưng tốn diện tích), Coarse-grain power gating (dùng sleep transistor điều khiển chung cho một khối/mạng lưới), Isolation cells (cổng cách ly giữ mức logic ổn định khi khối chức năng bị ngắt nguồn) và Retention registers (thanh ghi lưu giữ trạng thái dữ liệu).
  • Đặc điểm công nghệ bán dẫn 45nm: Khi chiều dày lớp cách điện silicon dioxide ($SiO_2$) bị thu hẹp xuống mức tương đương kích thước 5 nguyên tử (đường kính khoảng 0,5nm), hiện tượng xuyên hầm lượng tử làm dòng rò qua cực cổng tăng lên hơn 100 lần. Để giải quyết hiện tượng này, công nghệ 45nm ứng dụng vật liệu điện môi có hằng số điện môi cao (High-k) kết hợp với cực cổng kim loại (metal gate) thay thế polysilicon, giải quyết hiện tượng ghim mức Fermi (Fermi-level pinning) và cắt giảm dòng rò cực cổng tới 10 lần.
  • Cấu trúc và nguyên lý ô nhớ SRAM: Ô nhớ 6T tiêu chuẩn gồm 2 bộ biến đổi logic ghép chéo (tạo bởi 4 transistor từ M1 đến M6) đóng vai trò chốt dữ liệu, kết hợp với các mạch ngoại vi hỗ trợ đọc/ghi gồm 2 transistor kéo tải precharge (M7, M8), 2 transistor mạch ghi Write (M9, M10) và 1 transistor cân bằng điện áp đường bit (M11).

Phương pháp nghiên cứu được triển khai kết hợp giữa:

  1. Phương pháp thu thập và tổng hợp tài liệu: Khảo cứu các công trình khoa học quốc tế, giáo trình chuyên ngành vi mạch và tham vấn trực tiếp các chuyên gia kỹ thuật.
  2. Phương pháp mô phỏng mạch điện tử (EDA Simulation): Thiết lập sơ đồ nguyên lý (schematic), tạo khối cellview, cấu hình tham số công nghệ 45nm và thực hiện mô phỏng quá độ (transient analysis) trên công cụ chuyên dụng để thu thập dạng sóng, đo dòng điện và định lượng thời gian trễ.

Thiết kế và quy trình mô phỏng trên Cadence

Nghiên cứu sử dụng bộ công cụ phần mềm tự động hóa thiết kế điện tử Cadence với gói mô phỏng chuyên sâu Cadence Virtuoso Analog Design Environment (ADE) phiên bản 5.1.41.

Quy trình thiết kế và thực thi mô phỏng được thực hiện qua các bước chuẩn hóa:

  1. Thiết lập môi trường làm việc: Khởi động chương trình từ dòng lệnh trong môi trường Linux, quản lý dự án thông qua cửa sổ icfb và Library Manager. Tạo thư viện mới và thiết lập khung vẽ sơ đồ nguyên lý với công cụ Composer - Schematic.
  2. Xây dựng sơ đồ nguyên lý:
    • Khai thác linh kiện từ thư viện bán dẫn ISL_LIB (gồm các linh kiện NMOS nfet và PMOS pfet).
    • Lấy các nguồn tín hiệu từ thư viện analogLib, bao gồm nguồn điện áp một chiều $V_{DC} = 1{,}2\text{V}$, nguồn xung vuông ($V_{pulse}$) và đất (GND).
    • Thiết lập các chân kết nối tín hiệu vào/ra (Input, Output Pins) và tiến hành kiểm tra lỗi thiết kế thông qua chức năng Check and Save.
  3. Cấu hình mô phỏng trên Virtuoso ADE:
    • Cài đặt công cụ hiển thị dạng sóng AWD (Analog Waveform Display).
    • Liên kết tệp mô hình công nghệ bán dẫn 45nm.scs tại đường dẫn /root/ISL_model.
    • Cài đặt chế độ phân tích quá độ (Transient Analysis) với độ chính xác mặc định moderate.
  4. Trích xuất và xử lý dữ liệu:
    • Khảo sát dạng sóng điện áp ngõ vào và ngõ ra bằng công cụ Direct Plot -> Transient Signal. Tách trục đồ thị bằng chế độ Switch Axis Mode để quan sát độc lập.
    • Đo đạc dòng điện tức thời qua các nhánh nguồn và sử dụng công cụ tính toán Calculator với hàm toán học Average để tính toán chính xác giá trị dòng điện trung bình ($I_{tb}$).
    • Đóng gói sơ đồ nguyên lý thành các khối linh kiện chuẩn (Cellview/Symbol) phục vụ cho việc ghép nối các hệ thống mạch phức tạp hơn (cổng AND, OR và SRAM Cell).

Trong bước kiểm thử chuẩn hóa mạch mẫu với cổng Đảo (Inverter), mô phỏng với nguồn $V_{DC} = 1{,}2\text{V}$ trên thư viện 45nm cho kết quả dòng điện trung bình đo được là $I_{tb} = 1{,}254\ \mu\text{A}$.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương này trình bày bức tranh toàn cảnh về xu hướng thu nhỏ vi mạch bán dẫn và tầm quan trọng của việc tối ưu hóa năng lượng trong thiết kế chip hiện đại. Tác giả phân tích tính cấp thiết của đề tài khi công nghệ 45nm dần thay thế tiến trình 65nm; xác lập rõ mục tiêu, 5 nhiệm vụ nghiên cứu, đối tượng nghiên cứu (bộ nhớ SRAM và SRAM Cell), phạm vi khảo sát (dòng rò ở trạng thái nghỉ, thời gian trễ đọc/ghi, ảnh hưởng của điện áp và nhiệt độ) cùng bố cục tổng thể của đồ án.

Chương 2: Cơ sở lý thuyết liên quan

Chương 2 tập trung phân tích sâu cơ sở lý thuyết vi mạch:

  • Cung cấp cấu tạo, nguyên lý hoạt động và ký hiệu của DE-MOSFET và E-MOSFET kênh n và kênh p; nguyên lý hoạt động của các cổng logic NOT, AND, OR.
  • Khái niệm và các kỹ thuật Low Power: Clock gating, Multi-$V_{dd}$ (bao gồm SVS, DVFS, AVS), Multi-$V_{th}$ (MTCMOS) và Power gating.
  • Phân tích chi tiết kỹ thuật Power-gating: kích thước cửa cổng (chọn lớn gấp khoảng 3 lần điện dung chuyển đổi), tốc độ điều khiển cổng, hiện tượng dòng tức thời lớn (rush current) do chuyển đổi điện dung đồng thời; so sánh ưu - nhược điểm của 4 phương pháp Power gating (Fine-grain, Coarse-grain, Isolation cells, Retention registers).
  • Phân tích bước đột phá của công nghệ 45nm: giải quyết bài toán rò rỉ lớp cách điện $SiO_2$ dày 5 nguyên tử (0,5nm) bằng chất điện môi High-k và cực cổng kim loại, ứng dụng lần đầu trên chip thử nghiệm 253 Megabit (hơn 1 triệu transistor) và vi xử lý Penryn thương mại.
  • Trình bày sơ đồ khối của SRAM đồng bộ và cấu trúc chi tiết mạch Read/Write của ô nhớ SRAM Cell: hoạt động nạp trước (precharge) qua tín hiệu $PC$, kích hoạt từ chọn $WL$, điều khiển ghi $WE$, mạch ghi (M9, M10), mạch cân bằng (M11) và bộ khuếch đại cảm biến (sense amplifier).

Chương 3: Tìm hiểu phần mềm Cadence

Chương này giới thiệu lịch sử phát triển của hãng Cadence Design Systems Inc (thành lập tháng 6/1988 từ sự hợp nhất giữa ECAD Inc và SDA Systems Inc) trong lĩnh vực EDA. Tác giả phân tích các tính năng ưu việt của môi trường Cadence Virtuoso ADE 5.1.41 và hướng dẫn chi tiết từng bước thực hành: từ lệnh khởi chạy hệ thống, tạo project, thiết lập thư viện công nghệ, vẽ schematic cổng NOT, gán chân Pin, thiết lập tham số linh kiện, cấu hình thư viện 45nm.scs, chạy mô phỏng transient, trích xuất dạng sóng và sử dụng công cụ Calculator để đo dòng điện trung bình ($I_{tb} = 1{,}254\ \mu\text{A}$). Cuối chương là quy trình tạo Cellview cho cổng NOT, AND, OR và SRAM Cell.

Chương 4: Kết quả mô phỏng

Chương 4 là trọng tâm thực nghiệm của đồ án, bao gồm 3 nhóm nội dung lớn:

  1. Mô phỏng giảm công suất tiêu thụ tĩnh (CSTT) của SRAM Cell:
    • Mô phỏng 1 SRAM Cell đơn lẻ và mảng 10 SRAM Cell ở chế độ bình thường để thu thập giá trị dòng rò chuẩn.
    • Mô phỏng kỹ thuật giảm dòng rò bằng cách giảm điện áp nguồn $V_M$ thông qua khối điều khiển DC Level Controller.
    • Mô phỏng kỹ thuật giảm dòng rò bằng cách tăng điện áp nguồn ảo $V_{SL}$ thông qua khối chuyển đổi DC - DC Converter.
    • Mô phỏng kỹ thuật kết hợp đồng thời giảm $V_M$ và tăng $V_{SL}$, so sánh khả năng tiết kiệm dòng rò giữa các trường hợp tại nhiệt độ $27^\circ\text{C}$ trong khoảng thời gian mô phỏng $1\mu\text{s}$.
  2. Mô phỏng thời gian trễ (delay) đọc/ghi của SRAM Cell:
    • Xác định thời gian thiết lập ghi dữ liệu ($t_{ws}$ - write set-up time, tính từ lúc tụ $C_{bit}$ xả đến khi còn 10% giá trị ban đầu), thời gian truy xuất đọc ($t_{ra}$ - read access time, tính từ lúc điện áp đường $\overline{BL}$ giảm từ $V_{precharge}$ xuống $V_{DD}/2$) và thời gian phục hồi đọc ($t_{rec}$ - read recovery time, tính từ lúc điện áp đường $\overline{BL}$ tăng từ $V_{min}$ lên $V_{DD}/2$).
    • Đo đạc và đối sánh các thông số trễ trong 4 trường hợp: trạng thái bình thường, khi giảm $V_M$, khi tăng $V_{SL}$, và khi kết hợp giảm $V_M$ cùng tăng $V_{SL}$.
  3. Phân tích ảnh hưởng của nhiệt độ và điện áp cung cấp:
    • Khảo sát sự gia tăng dòng rò của mảng 10 SRAM Cell theo nhiệt độ (được tổng hợp chi tiết trong Bảng 4.1).
    • Đánh giá mức độ phụ thuộc của dòng rò vào sự biến thiên của điện áp nguồn cấp đối với từng kỹ thuật giảm công suất.

Chương 5: Kết luận và hướng phát triển

Chương tổng kết toàn bộ các kết quả đạt được về khả năng giảm công suất tiêu thụ tĩnh, sự đánh đổi về thời gian trễ và độ ổn định nhiệt/áp của ô nhớ SRAM 45nm; đồng thời đề xuất các định hướng mở rộng nghiên cứu ở các tiến trình công nghệ sâu hơn.

Kết quả và đóng góp

Kết quả mô phỏng định lượng

Đồ án đã thiết kế và mô phỏng hoàn chỉnh ô nhớ SRAM Cell cùng mạch đọc/ghi phụ trợ trên tiến trình bán dẫn 45nm bằng công cụ Cadence Virtuoso ADE, đạt được các kết quả kỹ thuật cụ thể:

  • Xác lập thành công quy trình đo lường và khảo sát dòng rò tĩnh trên mảng ô nhớ SRAM Cell ở điều kiện tiêu chuẩn ($27^\circ\text{C}$, thời gian mô phỏng $1\mu\text{s}$).
  • Triển khai và đối chiếu hiệu quả của các giải pháp kỹ thuật nhằm giảm chênh lệch điện áp $V_{DD} - V_{SS}$ đặt lên ô nhớ trong thời gian nghỉ:
Kỹ thuật khảo sát Khối mạch chức năng áp dụng Đặc điểm cơ chế hoạt động Tác động đến dòng rò & trễ
Trạng thái bình thường Cấu hình 6T tiêu chuẩn Nguồn cấp $V_{DD}$ và $V_{SS}$ cố định Mức dòng rò tham chiếu chuẩn
Giảm điện áp $V_M$ Khối DC Level Controller Hạ mức điện áp cực máng của ô nhớ khi nghỉ Giảm dòng rò tĩnh; tăng nhẹ trễ đọc/ghi
Tăng điện áp $V_{SL}$ Khối DC - DC Converter Nâng mức điện áp nguồn ảo tại cực nguồn Giảm dòng rò tĩnh; thay đổi thời gian xả tụ
Kết hợp giảm $V_M$ và tăng $V_{SL}$ Phối hợp cả hai khối điều khiển Thu hẹp tối đa biên độ chênh lệch $V_M - V_{SL}$ Đạt mức tiết kiệm dòng rò cao nhất trong các phương án
  • Định lượng hóa các thông số thời gian trễ đọc/ghi ($t_{ws}, t_{ra}, t_{rec}$) thông qua biểu đồ dạng sóng quá độ, chỉ rõ sự gia tăng thời gian trễ khi áp dụng các kỹ thuật hạ điện áp nguồn để đổi lấy hiệu quả tiết kiệm năng lượng.
  • Phân tích định lượng sự phụ thuộc của dòng rò mảng 10 ô nhớ SRAM vào dải nhiệt độ hoạt động (Bảng 4.1) và sự nhạy cảm của dòng rò trước biến thiên của điện áp nguồn cung cấp ($V_{DD}$).

Đóng góp của đề tài

  1. Đóng góp về phương pháp luận và kỹ thuật thiết kế: Cung cấp tài liệu hướng dẫn tường minh, có hệ thống về quy trình thiết kế, đóng gói Cellview và mô phỏng vi mạch từ mức cổng logic (Inverter, AND, OR) đến ô nhớ SRAM phức tạp trên phần mềm Cadence Virtuoso với thư viện công nghệ 45nm.
  2. Đóng góp về mặt thực nghiệm vi mạch: Đưa ra các phân tích định lượng trực tiếp về hiệu quả cắt giảm dòng rò của kỹ thuật Power Gating và điều chỉnh mức điện áp ($V_M, V_{SL}$) đối với ô nhớ SRAM 45nm, đồng thời làm rõ sự đánh đổi giữa công suất tiêu thụ và tốc độ chuyển mạch (delay).

Hạn chế và hướng nghiên cứu tiếp

Dựa trên nội dung công bố trong văn bản đồ án, các hạn chế và hướng mở phát triển được xác định như sau:

  • Hạn chế: Đồ án chỉ dừng lại ở mức độ mô phỏng kiểm chứng trên phần mềm Cadence với mô hình ô nhớ đơn lẻ và mảng 10 cell chuẩn; chưa tiến hành thiết kế layout chi tiết (Physical Layout), chưa kiểm tra DRC/LVS hoàn chỉnh và chưa chế tạo thử nghiệm trên phần cứng IC vật lý thực tế. Mạch điều khiển phụ trợ (DC Level Controller, DC-DC Converter) làm tăng thêm độ phức tạp và diện tích vi mạch.
  • Hướng phát triển tiếp theo:
    • Nghiên cứu và mở rộng ứng dụng các kỹ thuật công suất thấp trên các tiến trình công nghệ bán dẫn nhỏ hơn như 32nm, 22nm, 16nm và FinFET.
    • Tích hợp ô nhớ SRAM Cell đã tối ưu vào các mảng bộ nhớ dung lượng lớn hoàn chỉnh, có đầy đủ khối giải mã địa chỉ (Address Decoder), bộ đệm (Buffers) và mạch khuếch đại cảm biến vi sai (Differential Sense Amplifier).
    • Tối ưu hóa thiết kế layout để giảm thiểu diện tích chiếm dụng của các khối điều khiển mức điện áp phụ trợ.

Giá trị tham khảo

Đồ án là tài liệu tham khảo chuyên ngành có giá trị cao cho:

  • Sinh viên và học viên cao học: Thuộc các ngành Công nghệ Kỹ thuật Máy tính, Kỹ thuật Điện tử - Viễn thông, Thiết kế Vi mạch (IC Design) và Kỹ thuật Phần cứng máy tính.
  • Nội dung tham khảo trọng tâm:
    • Quy trình từng bước thực hành thiết lập dự án, vẽ sơ đồ nguyên lý, cấu hình thư viện bán dẫn 45nm.scs, gán chân tín hiệu và sử dụng công cụ Calculator đo dòng trung bình trên Cadence Virtuoso ADE (Chương 3).
    • Cơ chế hoạt động của mạch nạp trước (precharge), mạch ghi và mạch đọc của ô nhớ SRAM 6T (Chương 2).
    • Phương pháp xây dựng mạch phụ trợ điều khiển điện áp $V_M$ và $V_{SL}$ để tối ưu hóa công suất tiêu thụ tĩnh trong bộ nhớ bán dẫn (Chương 4).

Câu hỏi thường gặp

1. Vì sao ở tiến trình 45nm hiện tượng rò rỉ điện tử qua lớp cách điện cực cổng trở nên nghiêm trọng và giải pháp vật liệu là gì?
Ở tiến trình 45nm, lớp cách điện $SiO_2$ bị thu mỏng chỉ còn tương đương kích thước 5 nguyên tử (khoảng 0,5nm), làm mất khả năng cách điện và khiến dòng điện tử rò rỉ tăng lên gấp 100 lần, gây nóng chip và hao pin nhanh. Giải pháp được áp dụng là thay thế $SiO_2$ bằng chất điện môi có hằng số điện môi cao (High-k) kết hợp với cực cổng bằng kim loại (metal gate) thay cho polysilicon, giúp giảm dòng rò cực cổng tới 10 lần.

2. Mạch đọc/ghi của SRAM Cell trong đồ án được cấu tạo bởi những transistor nào và vai trò của transistor M11 là gì?
Mạch gồm 6 transistor của ô nhớ SRAM Cell (M1 đến M6), 2 transistor kéo tải nạp trước precharge và đọc (M7, M8), 2 transistor mạch ghi Write (M9, M10) và transistor M11. Trong đó, M11 có nhiệm vụ dẫn trong trạng thái precharge để làm cân bằng mức điện áp giữa hai đường bit lines ($BL$ và $\overline{BL}$).

3. Đồ án đã sử dụng những khối mạch phụ trợ nào để giảm điện áp chênh lệch trên SRAM Cell nhằm tiết kiệm năng lượng nghỉ?
Tác giả đã thiết kế và mô phỏng 2 khối mạch phụ trợ: khối DC Level Controller dùng để giảm mức điện áp cực máng $V_M$, và khối DC - DC Converter dùng để tăng mức điện áp nguồn ảo $V_{SL}$.

4. Các thông số thời gian trễ (delay) nào được định nghĩa và đo đạc trong quá trình đọc và ghi của SRAM Cell?
Đồ án khảo sát 3 thông số trễ chính:

  • Thời gian thiết lập ghi ($t_{ws}$): tính từ khi tụ $C_{bit}$ bắt đầu xả đến khi còn 10% giá trị ban đầu.
  • Thời gian truy xuất đọc ($t_{ra}$): tính từ lúc điện áp đường $\overline{BL}$ giảm từ $V_{precharge}$ xuống còn $V_{DD}/2$.
  • Thời gian phục hồi đọc ($t_{rec}$): tính từ lúc điện áp đường $\overline{BL}$ tăng từ mức cực tiểu $V_{min}$ lên đến $V_{DD}/2$.

5. Kết quả dòng điện trung bình đo được từ mô phỏng cổng Đảo (Inverter) mẫu trên phần mềm Cadence là bao nhiêu?
Trong quá trình chạy mô phỏng transient với nguồn cấp $1{,}2\text{V}$ trên thư viện 45nm, giá trị dòng điện trung bình ($I_{tb}$) của mạch Inverter đo được qua công cụ Calculator là $1{,}254\ \mu\text{A}$.

Kết luận

Đồ án tốt nghiệp của sinh viên Hoàng Thanh Tuấn và Ngô Phương Tùng (GVHD: TS. Võ Minh Huân, Đại học Sư phạm Kỹ thuật TP.HCM) đã nghiên cứu và giải quyết thành công bài toán tối ưu hóa công suất tiêu thụ tĩnh cho bộ nhớ SRAM trên tiến trình công nghệ bán dẫn 45nm. Bằng việc ứng dụng phần mềm Cadence Virtuoso ADE kết hợp thư viện công nghệ 45nm, đề tài đã thiết kế, mô phỏng và chứng minh hiệu quả giảm dòng rò vượt trội của các kỹ thuật hạ $V_M$, tăng $V_{SL}$ và kết hợp cả hai giải pháp trong thời gian nghỉ của ô nhớ. Công trình cung cấp hệ thống số liệu định lượng chi tiết về sự đánh đổi giữa tiết kiệm năng lượng và thời gian trễ đọc/ghi, đồng thời đóng vai trò là tài liệu tham khảo thực hành thiết kế vi mạch chuyên sâu.