Đột Phá Thiết Kế Vi Mạch Công Suất Thấp Trong Chế Độ Lưu Trữ Dữ Liệu Dùng Công Nghệ Submicrometer (HCMUTE)
Tóm tắt nghiên cứu
Nghiên cứu "Vi mạch công suất thấp trong chế độ lưu trữ dữ liệu dùng công nghệ submicrometer" (Mã số đề tài: T2017-76TĐ) do TS. Võ Minh Huân (Khoa Điện – Điện tử, Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh - HCMUTE) chủ nhiệm, tập trung giải quyết bài toán cốt lõi trong thiết kế vi mạch tích hợp VLSI hiện đại: làm thế nào để triệt tiêu dòng rò tĩnh (leakage current) trong chế độ chờ (Sleep/Standby) mà vẫn duy trì toàn vẹn dữ liệu (Data Retention) cho hệ thống.
+----------------------------------------------------------------------------------+
| KIẾN TRÚC ĐỀ XUẤT DSPG |
| [ VDD ] ---> [ PMOS Header Switch (PSW) ] |
| | |
| ( Virtual VDD3 ) <=== [ Tái nạp điện tích kép ] ===> ( Virtual VSS3 )|
| | |
| [ LOGIC BLOCK / CLA 32-bit / BENCHMARK ] |
| | |
| [ VSS ] <--- [ NMOS Footer Switch (NSW) ] |
+----------------------------------------------------------------------------------+
Bằng phương pháp mô phỏng chuyên sâu trên nền tảng phần mềm tiêu chuẩn công nghiệp Cadence Virtuoso và mô hình công nghệ bán dẫn PTM (Predictive Technology Model) ở các tiến trình từ 45 nm xuống 16 nm, nghiên cứu đã đề xuất kiến trúc đột phá Dual-Switch Power Gating (DSPG).
Kết quả thực nghiệm chứng minh kỹ thuật DSPG giúp cắt giảm hơn 50% đến 69,53% công suất tiêu tán rò rỉ so với kỹ thuật cắt nguồn thông thường (Conventional Power Gating - CPG) và vượt trội hơn 17% đến 55,15% so với kỹ thuật tái nạp đơn (Charge Recycling Power Gating - CRPG), đồng thời triệt tiêu hiện tượng mất mát bit nhớ do rò điện cực máng-nguồn. Công trình mở ra hướng tiếp cận tối ưu cho các hệ vi cơ điện tử, vi xử lý biên tử (Edge AI), thiết bị IoT và thiết bị di động thông minh thế hệ mới.
Bối cảnh và tầm quan trọng
Trong kỷ nguyên thu nhỏ kích thước hình học bán dẫn theo Định luật Moore xuống cấp độ dưới micromet và nanomet (45 nm, 32 nm, 22 nm, 16 nm và nhỏ hơn), mật độ tích hợp transistor trên một đơn vị diện tích tăng lên theo cấp số nhân. Tuy nhiên, rào cản vật lý lớn nhất mà các kỹ sư vi mạch phải đối mặt không còn đơn thuần là công suất chuyển mạch động (Dynamic Switching Power) mà chính là công suất tĩnh do dòng rò (Static Leakage Power).
Khi chiều dài kênh dẫn thu nhỏ và độ dày lớp oxit cổng mỏng đi, các hiệu ứng kênh ngắn (Short-Channel Effects) dẫn đến các thành phần dòng rò nghiêm trọng:
- Dòng rò dưới ngưỡng ($I_{SUB}$ - Subthreshold Leakage).
- Dòng rò xuyên hầm qua oxit cổng ($I_G$ - Gate Tunneling Leakage).
- Dòng rò tiếp giáp phân cực ngược ($I_{REV}$).
- Dòng rò cảm ứng do cực máng ($I_{GIDL}$ - Gate Induced Drain Leakage).
+------------------------------------------------------------------------+
| CÁC THÀNH PHẦN DÒNG RÒ TRANSISTOR |
| |
| Gate (Cổng) |
| | | |
| +-----------+--IG--+-----------+ |
| | SiO2 | |
| Source (N+) --- ISUB ---> Drain (N+) <--- IGIDL |
| \ / |
| +---------- IREV -----------+ |
| | |
| Substrate (P) |
+------------------------------------------------------------------------+
Đối với các hệ thống nhúng, thiết bị y tế cấy ghép và thiết bị di động cầm tay, thời gian hoạt động ở chế độ ngủ (Standby/Sleep mode) thường chiếm hơn 90% tổng chu kỳ làm việc. Ở chế độ này, dòng rò liên tục phóng điện tích từ các tụ ký sinh xuống đất, làm thất thoát nguồn năng lượng pin quý giá và xóa sạch trạng thái logic đã lưu.
Các giải pháp truyền thống như cắt nguồn đơn cực (NMOS Footer hoặc PMOS Header) tuy ngắt được đường dẫn dòng điện nhưng lại khiến điện áp nguồn ảo sụt giảm hoàn toàn, dẫn đến mất dữ liệu. Việc bổ sung các bộ nhớ tạm (Retention Flip-Flops) ngoài lại làm tăng diện tích chip và tiêu tốn thêm năng lượng nạp/xả. Do đó, yêu cầu cấp thiết đặt ra là phát triển một giải pháp tích hợp ngay trên cấu trúc nguồn ảo, vừa tái chế được điện tích chuyển mạch, vừa duy trì một điện áp kẹp (Retention Voltage $V_{re}$) tối ưu để bảo toàn trạng thái dữ liệu với chi phí diện tích nhỏ nhất.
Phương pháp nghiên cứu và tiếp cận
Nghiên cứu áp dụng quy trình thiết kế và kiểm chứng vi mạch chuẩn mực, kết hợp lý thuyết mạch bán dẫn với mô phỏng động học:
+-----------------------------------------------------------------------------------+
| QUY TRÌNH NGHIÊN CỨU |
| |
| [ Cơ sở lý thuyết ] [ Thiết kế kiến trúc ] [ Kiểm chứng mô phỏng ] |
| - Vật lý bán dẫn CMOS - Đề xuất DSPG - Cadence Virtuoso |
| - Phân tích 4 dòng rò - Kẹp điện áp ảo - PTM 45nm/32nm/22nm/16nm |
| - Mô hình hóa PTM - Tái nạp điện tích kép - Thử nghiệm trên CLA & |
| ISCAS Benchmarks |
+-----------------------------------------------------------------------------------+
1. Kiến trúc mạch và nguyên lý thiết kế
Đề tài xây dựng và so sánh 3 cấu trúc Power Gating:
- CPG (Conventional Power Gating with Retention): Sử dụng công tắc chân nguồn ảo (Virtual Ground - $VV_{SS}$) kết hợp với một transistor PMOS đóng vai trò như một diode kẹp điện áp điều khiển bởi tín hiệu $HLD$ để duy trì mức chênh áp $V_{re}$ không đổi.
- CRPG (Charge Recycling Power Gating): Ứng dụng kỹ thuật chia sẻ điện tích từ nút điều khiển chuyển mạch ($NSW$) sang nút đất ảo $VV_{SS}$ trong thời điểm chuyển tiếp giữa chế độ Active và Sleep, giúp giảm bớt dòng cấp từ nguồn chính $V_{DD}$.
- DSPG (Dual-Switch Power Gating - Đề xuất mới): Tích hợp cả công tắc trần nguồn ảo ($VV_{DD}$) và chân đất ảo ($VV_{SS}$). Cơ chế tái nạp điện tích kép được kích hoạt đồng thời trên cả nhánh PMOS Header ($MP_3$) và NMOS Footer ($MN_3$), giúp bão hòa mức điện áp hai đầu khối logic ở ngưỡng an toàn, vừa triệt tiêu tiêu hao chuyển mạch, vừa bảo toàn tuyệt đối dữ liệu mà không cần mạch phụ trợ phức tạp.
2. Môi trường mô phỏng và công cụ đánh giá
- Phần mềm: Cadence Virtuoso IC Design Suite trên hệ điều hành RedHat Enterprise Linux.
- Thư viện bán dẫn: Mô hình công nghệ dự đoán tiêu chuẩn quốc tế PTM (Predictive Technology Model) ở các nút công nghệ 45 nm, 32 nm, 22 nm, và 16 nm.
- Điều kiện biên:
- Điện áp nguồn $V_{DD} = 1.1\text{ V}$ (công nghệ 45 nm, 32 nm) và $0.9\text{ V} - 1.0\text{ V}$ (22 nm, 16 nm).
- Khảo sát ở hai mức nhiệt độ khắc nghiệt: $27^\circ\text{C}$ (nhiệt độ phòng) và $75^\circ\text{C}$ (nhiệt độ tải nhiệt cao trong chip).
- Khoảng thời gian ngủ biến thiên từ ngắn đến dài: $0,01\ \mu\text{s}$, $0,1\ \mu\text{s}$, $1\ \mu\text{s}$, và $10\ \mu\text{s}$.
3. Đối tượng thử nghiệm chuẩn hóa
- Mạch logic số phức tạp: Mạch cộng nhanh 32-bit (32-bit Carry Look-Ahead Adder - CLA 32-bit) với kích thước kênh dẫn tổng xấp xỉ $832\ \mu\text{m}$.
- Mạch chuẩn quốc tế (ISCAS Benchmarks):
- C432: Bộ điều khiển ngắt 27 kênh (27-channel interrupt controller, 36 ngõ vào, 7 ngõ ra, 160 cổng logic).
- C499: Mạch sửa lỗi đơn kênh 32-bit (Single-error correcting circuit, 41 ngõ vào, 32 ngõ ra, 202 cổng logic).
- C880: Đơn vị số học và logic 8-bit mức cao (8-bit ALU, 60 ngõ vào, 26 ngõ ra, 383 cổng logic).
Phát hiện và kết quả chính
Nghiên cứu mang lại những kết quả định lượng cụ thể, chứng minh tính ưu việt vượt bậc của kỹ thuật Dual-Switch Power Gating (DSPG):
+--------------------------------------------------------------------------------+
| MỨC TIẾT KIỆM CÔNG SUẤT CỦA DSPG TRÊN MẠCH CLA 32-BIT (45nm, 27°C) |
| |
| CPG (1577 µW) | ================================================== | 100% |
| CRPG (725.9 µW) | ======================= | 46.03% (Tiết kiệm 53.97%) |
| DSPG (537.2 µW) | ================= | 34.06% (Tiết kiệm 65.94% ~ 66%) |
+--------------------------------------------------------------------------------+
1. Hiệu suất cắt giảm công suất vượt trội trên mạch CLA 32-bit
Tại nút công nghệ 45 nm ở nhiệt độ tiêu chuẩn $27^\circ\text{C}$:
- Ở thời gian ngủ ngắn ($0,01\ \mu\text{s}$), công suất tiêu thụ trung bình của mạch CPG là $1577\ \mu\text{W}$, CRPG là $725,9\ \mu\text{W}$, trong khi DSPG chỉ tiêu thụ $537,2\ \mu\text{W}$.
- Kỹ thuật DSPG giúp tiết kiệm đến 66,0% công suất tiêu thụ so với CPG và tiết kiệm thêm 26,0% so với CRPG.
- Khi thời gian ngủ kéo dài lên $10\ \mu\text{s}$, DSPG duy trì mức tiết kiệm 53,77% so với CPG và 33,63% so với CRPG.
2. Khả năng thích ứng vượt bậc ở nhiệt độ cao ($75^\circ\text{C}$)
Dòng rò bán dẫn có xu hướng tăng theo hàm mũ khi nhiệt độ tăng. Tuy nhiên, cấu trúc DSPG thể hiện sự ổn định nhiệt đáng kinh ngạc:
- Tại $75^\circ\text{C}$ (45 nm, $0,01\ \mu\text{s}$), mạch CPG tiêu thụ $1404\ \mu\text{W}$, CRPG tiêu thụ $627,2\ \mu\text{W}$, còn DSPG chỉ tiêu thụ $517,4\ \mu\text{W}$ (tiết kiệm 63,15% so với CPG).
- Trong điều kiện thời gian ngủ dài ($10\ \mu\text{s}$), DSPG vẫn vượt trội khi giảm 44,17% công suất so với CPG và 27,6% so với CRPG.
| Nút công nghệ / Điều kiện |
So với CPG ($0,01\ \mu\text{s}$) |
So với CPG ($10\ \mu\text{s}$) |
So với CRPG ($0,01\ \mu\text{s}$) |
So với CRPG ($10\ \mu\text{s}$) |
| 45 nm ($27^\circ\text{C}$) |
66,00% |
53,77% |
26,00% |
33,63% |
| 45 nm ($75^\circ\text{C}$) |
63,15% |
44,17% |
17,51% |
27,60% |
| 32 nm ($27^\circ\text{C}$) |
52,06% |
47,00% |
30,82% |
29,32% |
| 22 nm ($27^\circ\text{C}$) |
31,20% |
47,59% |
17,39% |
28,09% |
| 16 nm ($75^\circ\text{C}$) |
19,50% |
69,53% |
9,50% |
55,15% |
3. Khả năng mở rộng tối ưu trên các tiến trình công nghệ sâu (16 nm)
Ở tiến trình 16 nm PTM, khi dòng rò dưới ngưỡng thống trị hoàn toàn hệ thống:
- Ở thời gian ngủ dài $10\ \mu\text{s}$ tại $75^\circ\text{C}$, DSPG phát huy hiệu quả tối đa khi tiết kiệm đến 69,53% công suất so với CPG và 55,15% so với CRPG.
- Điều này khẳng định DSPG không chỉ hiệu quả ở quy mô cận micromet mà còn mở rộng tuyệt vời ở thang đo nanomet sâu.
4. Kiểm chứng nhất quán trên các mạch Benchmark chuẩn ISCAS
Khi áp dụng trên các tập lệnh xử lý và mạch tổ hợp thực tế ở công nghệ 45 nm ($27^\circ\text{C}$):
- Mạch C432 (Ngắt 27 kênh): Mạch CPG tiêu thụ công suất gấp 3,98 lần DSPG; mạch CRPG tiêu thụ gấp 1,37 lần DSPG.
- Mạch C499 (Sửa lỗi): Tại thời gian ngủ $10\ \mu\text{s}$, DSPG giảm công suất tiêu tán 2,41 lần so với CPG và 1,61 lần so với CRPG.
- Mạch C880 (ALU 8-bit): Tại thời gian ngủ $10\ \mu\text{s}$, DSPG giảm tiêu thụ điện năng 2,53 lần so với CPG và 1,78 lần so với CRPG.
Đóng góp khoa học và giá trị học thuật
+------------------------------------------------------------------------+
| CÁC ĐÓNG GÓP KHOA HỌC CHÍNH |
| |
| [1] Đề xuất kiến trúc Dual-Switch Power Gating (DSPG) nguyên bản. |
| [2] Cơ chế tái nạp điện tích đối xứng hai cực (Header & Footer). |
| [3] Duy trì điện áp Retention Voltage (Vre) không làm mất dữ liệu. |
| [4] Xây dựng công thức tối ưu hóa kích thước công tắc W_effective. |
| [5] Cung cấp tài liệu giáo trình & công bố bài báo quốc tế uy tín. |
+------------------------------------------------------------------------+
- Đột phá về cấu trúc mạch: Đề xuất thành công cấu trúc Dual-Switch Power Gating (DSPG) với cơ chế tái nạp điện tích đối xứng ở cả hai phía nguồn cấp ($V_{DD}$) và nguồn nối đất ($V_{SS}$), giải quyết triệt để sự đánh đổi (trade-off) giữa khả năng tiết kiệm năng lượng và yêu cầu lưu giữ dữ liệu.
- Mô hình hóa kích thước chuyển mạch tối ưu: Xác lập tỷ lệ độ rộng kênh dẫn hiệu dụng:
$$W_{\text{effective}} = W_{\text{NMOS footer}} + W_{\text{PMOS header}}$$
Giúp cân bằng hoàn hảo giữa độ trễ đường truyền tới hạn (Critical Path Delay $\approx 890\text{ ps}$) và diện tích chip chiếm dụng (chỉ chiếm 12% - 21% tổng diện tích mạch).
- Giá trị đào tạo và chuyển giao: Toàn bộ dữ liệu thiết kế, phương pháp luận mô phỏng Cadence và tập thư viện phân tích dòng rò đã được chuẩn hóa thành tài liệu giảng dạy chuyên sâu cho môn học Thiết kế vi mạch tích hợp VLSI tại HCMUTE, đồng thời được công bố trên các tạp chí chuyên ngành quốc tế.
Đối tượng hưởng lợi và ứng dụng
- Kỹ sư thiết kế vi mạch số (Digital IC Designers): Ứng dụng trực tiếp cấu trúc DSPG vào thiết kế các khối ALU, thanh ghi, bộ đệm dữ liệu (Cache SRAM) và hệ thống SoC.
- Ngành công nghiệp thiết bị IoT và thiết bị đeo (Wearable Devices): Kéo dài tuổi thọ pin cho các cảm biến không dây, thiết bị theo dõi sức khỏe hoạt động ngắt quãng.
- Bộ xử lý trí tuệ nhân tạo biên (Edge AI Processors): Giảm thiểu hiện tượng quá nhiệt và sụt áp trên các mảng tính toán xử lý ma trận khi chuyển đổi trạng thái liên tục.
- Giảng viên và học viên cao học ngành Kỹ thuật Điện tử - Vi mạch: Nguồn tài liệu tham khảo chuẩn mực về phương pháp phân tích dòng rò submicron và kỹ thuật thiết kế mạch Cadence.
Câu hỏi thường gặp (FAQ)
1. Phát hiện quan trọng nhất của đề tài là gì?
Nghiên cứu đã chứng minh rằng kiến trúc Dual-Switch Power Gating (DSPG) giúp cắt giảm tới 66% công suất rò ở 45 nm và lên tới 69,53% ở 16 nm so với kỹ thuật CPG truyền thống, đồng thời bảo toàn 100% trạng thái dữ liệu ở chế độ ngủ mà không cần thêm bộ nhớ tạm phụ trợ.
2. Sự khác biệt cốt lõi giữa kỹ thuật DSPG và CRPG là gì?
Kỹ thuật CRPG chỉ tái nạp điện tích đơn phía ở chân đất ảo ($VV_{SS}$), dẫn đến hiệu quả tiết kiệm giảm nhanh khi thời gian ngủ kéo dài hoặc nhiệt độ tăng. Trong khi đó, DSPG tái nạp điện tích kép ở cả hai đầu $VV_{DD}$ và $VV_{SS}$, tạo ra trạng thái kẹp điện áp cân bằng, giữ vững hiệu suất tiết kiệm ngay cả trong chế độ ngủ dài ($10\ \mu\text{s}$) và nhiệt độ cao ($75^\circ\text{C}$).
3. Việc thêm các công tắc Power Gating có làm tăng độ trễ của mạch không?
Có gây ra một lượng trễ nhỏ, nhưng nghiên cứu đã tối ưu hóa kích thước công tắc $W_{\text{effective}}$ để độ trễ mạch CLA 32-bit duy trì ở mức ổn định xấp xỉ 890 ps (chênh lệch không đáng kể so với mạch nguyên bản), đảm bảo hiệu năng xử lý tốc độ cao của hệ thống.
4. Kết quả mô phỏng trên mô hình PTM có thể tin cậy cho chế tạo thực tế không?
Mô hình PTM (Predictive Technology Model) là chuẩn dự đoán được cộng đồng vi mạch học thuật và công nghiệp quốc tế (bao gồm IEEE, ITRS) công nhận rộng rãi, phản ánh chính xác các hiệu ứng vật lý bán dẫn thực tế từ 45 nm xuống 16 nm.
5. Hướng phát triển tiếp theo của nghiên cứu này là gì?
Mở rộng tích hợp DSPG trên các kiến trúc bộ nhớ tĩnh đa cổng (Multi-port SRAM), các bộ tăng tốc học sâu (Deep Learning Accelerators) và tiến tới chế tạo thử nghiệm (Tape-out) trên các tiến trình FinFET và GAAFET dưới 7 nm.
Kết luận
Đề tài nghiên cứu khoa học của TS. Võ Minh Huân (HCMUTE) là một bước tiến quan trọng trong lĩnh vực thiết kế vi mạch công suất cực thấp tại Việt Nam. Bằng việc sáng tạo kiến trúc Dual-Switch Power Gating (DSPG) và kiểm chứng toàn diện từ tiến trình 45 nm đến 16 nm trên nhiều mạch benchmark phức tạp, công trình không chỉ giải quyết triệt để bài toán dòng rò ở chế độ lưu trữ dữ liệu mà còn cung cấp nền tảng lý thuyết và thực nghiệm vững chắc cho ngành công nghiệp bán dẫn trong nước và quốc tế.
