BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH CÔNG TRÌNH NGHIÊN CỨU KHOA HỌC CẤP TRƯỜNG VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƯU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER MÃ SỐ: T2017-76TĐ SKC 0 0 6 4 6 9 Tp. Hồ Chí Minh, tháng 02/2018 Luan van BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH BÁO CÁO TỔNG KẾT ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER Mã số: T2017-76TĐ Chủ nhiệm đề tài: TS. Võ Minh Huân TP. HCM, 2/2018 i Luan van TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐIỆN – ĐIỆN TỬ BÁO CÁO TỔNG KẾT ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER Mã số: T2017-76TĐ Chủ nhiệm đề tài: TS.
Võ Minh Huân TP. HCM, 2/2018 ii Luan van MỤC LỤC Trang MỤC LỤC. iii LIỆT KÊ HÌNH. v LIỆT KÊ BẢNG.
v LIỆT KÊ CÁC TỪ VIẾT TẮT .vii THÔNG TIN KẾT QUẢ NGHIÊN CỨU. 1 INFORMATION ON RESEARCH RESULTS .1 Tổng quan về lĩnh vực nghiên cứu ------------------------------------------------3 1.2 Các kết quả nghiên cứu trong và ngoài nƣớc ------------------------------------3 1.3 Mục đích của đề tài ------------------------------------------------------------------4 1.4 Nhiệm vụ đề tài và giới hạn của đề tài--------------------------------------------5 1.1 Nhiệm vụ của đề tài .2 Giới hạn của đề tài.5 Phƣơng pháp nghiên cứu -----------------------------------------------------------5 CHƢƠNG 2 .1 Cấu tạo của MOSFET .2 Nguyên lý hoạt động của MOSFET .2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) ----------Error! Bookmark not defined.4 Công suất tiêu thụ của transistor CMOS --------------------------------------------- 11 2.1 Dòng rò tiếp giáp (IREV) .2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) .3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) .4 Dòng rò dƣới ngƣỡng (ISUB) .5 Công nghệ Low Power ----------------------------------------------------------------- 14 2.2 Tại sao phải sử dụng Low power .3 Các công nghệ Low power .15 iii Luan van 2.6 Công nghệ Power-gating --------------------------------------------------------------- 16 2.7 Công nghệ 45 nm------------------------------------------------------------------------ 17 CHƢƠNG 3. 19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm.1 Power Gating NMOS đơn -------------------------------------------------------------- 19 3.2 Kỹ thuật CPG với chế độ giữ ---------------------------------------------------------- 20 3.3 Kỹ thuật CRPG với chế độ giữ -------------------------------------------------------- 21 3.4 Kỹ thuật Dual-Switch Power Gating ------------------------------------------------- 22 CHƢƠNG 4. 24 KẾT QUẢ MÔ PHỎNG .1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit --------------------------------- 24 4.2 Kết quả mô phỏng áp dụng trên các mạch Benchmark ---------------------------- 38 CHƢƠNG 5.
43 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN. 43 TÀI LIỆU THAM KHẢO. i iv Luan van LIỆT KÊ HÌNH Trang Hình 2.1: Cấu tạo của MOSFET có sẵn kênh loại P .2: Sơ đồ nguyên lý của MOSFET .3: Sơ đồ khối mạch Benchmark C432.4: Sơ đồ khối mạch Benchmark C499.5: Sơ đồ khối mạch Benchmark C880.6: Các thành phần công suất tiêu thụ của transistor .7: Xu hƣớng tiêu thụ công suất động và rò của tổng chip theo ITRS .8: Các thành phần dòng rò trong một transistor NMOS .9: Quá trình phát triển của công nghệ Low power .1: Power Gating NMOS đơn (a) Mạch Power Gating NMOS đơn; (b) Dạng sóng tín hiệu của mạch Power Gating NMOS đơn .2: Kỹ thuật Convensional Power Gating .3: Kỹ thuật Charge Recycling Power Gating .4: Kỹ thuật Dual-Switch Power Gating.1: So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG .2: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm .3: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 45 nm .4: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 32 nm .5: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 32 nm .6: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 22 nm .7: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 22 nm .8: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 16 nm .9: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 16 nm .37 Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432. Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499.
Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880 .41 v Luan van LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi thay đổi kích thƣớc cổng công tắc NMOS .2: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 270C .3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 750C .4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 45 nm PTM.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 45 nm PTM.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 32 nm PTM.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 32 nm PTM.8: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 22 nm PTM.9: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 22 nm PTM.10: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và o CRPG tại 27 C, 16 nm PTM.11: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và o CRPG tại 75 C, 16 nm PTM.12: Bảng so sánh kích thƣớc các mạch sử dụng các kỹ thuật Power Gating đƣợc mô phỏng .13: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và o CRPG tại 27 C, 45 nm áp dụng trên các mạch Benchmark. 41 vi Luan van LIỆT KÊ CÁC TỪ VIẾT TẮT ALU Arithmetic logic unit CLA Carry Look Ahead CMOS Complementary Metal-Oxide Semiconductor CPG Conventional Power Gating CRPG Charge recycling Power Gating CPU Central Processing Unit DSP Digital Signal Processing DSPG Dual-Switch Power Gating MOS Metal-Oxide Semiconductor MOSFET Metal-Oxide Semiconductor Field-Effect Transistor IC Integrated Circuit ITRS International Technology Roadmap for Semiconductors GIDL Gate Induced Drain Leakage PG Power Gating PTM Predictive Technology Model VGND Virtual Power/ Virtual Ground VRC Virtual Power/Ground rails Clamp vii Luan van TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM THÀNH PHỐ HỒ CHÍ MINH Độc lập - Tự do - Hạnh phúc ĐƠN VỊ: ĐIỆN- ĐIỆN TỬ Tp. HCM, Ngày 20 tháng 3 năm 2018 THÔNG TIN KẾT QUẢ NGHIÊN CỨU 1. Thông tin chung: - Tên đề tài: VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER - Mã số: T2017-76TĐ - Chủ nhiệm: Võ Minh Huân - Cơ quan chủ trì: Đại Học Sƣ Phạm Kỹ Thuật TP.
HCM - Thời gian thực hiện: 1/2017 đến 12/2017 2. Mục tiêu: Giảm công suất rò rỉ tiêu thụ trong mạch số VLSI Lƣu trữ dữ liệu trong chế độ công suất thấp 3. Tính mới và sáng tạo: Đƣa ra giải pháp khác cải tiến cho các ứng dụng vi mạch có kích thƣớc submicro, giúp tiết kiệm công suất rò rỉ và lƣu trữ dữ liệu. Kết quả nghiên cứu: Công suất rò rỉ giảm với hơn 50% so với các kết quả nghiên cứu trƣớc đó và có khả năng lƣu trữ dữ liệu.
Sản phẩm: Tài liệu cơ bản về vi mạch CMOS Bài báo đăng trên tạp chí quốc tế. Hiệu quả, phƣơng thức chuyển giao kết quả nghiên cứu và khả năng áp dụng: Tài liệu dùng trong giảng dạy trong Thiết kế vi mạch VLSI Trƣởng Đơn vị Chủ nhiệm đề tài (ký, họ và tên) (ký, họ và tên) viii Luan van INFORMATION ON RESEARCH RESULTS 1. General information: Project title: Low power circuit in retaintion mode in submicrometter VLSI desgin. Code number: T2017-76TĐ Coordinator: Minh-Huan Vo Implementing institution: HCMC Univerisy of Technology and Education Duration: from Jan/2017 to Dec/2017 2.
Objective(s): Applying power gating technique for reducing leakage power consumption in VLSI design in retaintion mode 3. Creativeness and innovativeness: The proposed power gating technique for saving power consumptin Keeping data in low power circuit 4. Research results: Saving more than 50% leakage compared to previous techniques 5. Products: Basic material of VLSI design couse Paper proposed on internation journal 6.
Effects, transfer alternatives of research results and applicability: Reference material for VLSI design. 2 Luan van CHƢƠNG 1 TỔNG QUAN 1.1 Tổng quan về lĩnh vực nghiên cứu Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip. Các công nghệ trên micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ vì nó đóng góp một lƣợng rất nhỏ tới tổng công suất tiêu thụ. Tuy nhiên, khi kích thƣớc các transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể ảnh hƣởng tới tổng công suất tiêu thụ của vi mạch.
Khi kích thƣớc các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng hơn. Dòng rò ảnh hƣởng trực tiếp tới tổng công suất tiêu thụ của vi mạch. Đặc biệt, dòng rò trở nên nghiêm trọng trong các thiết bị di động và thiết bị cầm tay, ở đó thời gian sống của pin đƣợc xác định bằng tổng số dòng rò trong suốt thời gian OFF. Power Gating là một trong số các kỹ thuật đƣợc phát triển để giảm dòng rò khi mạch ở chế độ Sleep bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện áp ngƣỡng cao.
Rò rỉ cao trong vi mạch số ảnh hƣởng nghiêm trọng đến mạch CMOS, làm tiêu tốn rất nhiều năng lƣợng. Dòng rò đã trở thành một trong những yếu tố quan trọng nhất của thiết kế Low Power. Dòng rò làm dữ liệu lƣu trữ trong các mạch CMOS bị mất đi do điện tích đƣợc lƣu trong các tụ điện của mạch rò rỉ và xả ra ngoài xuống đất thông qua mạng NMOS transistor. Vì vậy, để mạch vừa đƣợc giảm công suất tiêu thụ trong khi vẫn giữ đƣợc dữ liệu không bị mất đi theo thời gian, mạch công suất thấp ở chế độ lƣu trữ cần đƣợc nghiên cứu và thực hiện.