Luận văn thạc sĩ kỹ thuật điện tử thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì khôi phục dữ liệu 64gbps công nghệ cmos 65nm

Luận văn thạc sĩ kỹ thuật nghiên cứu kỹ thuật điện tử thiết kế bộ cân bằng tuyến tính thời gian liên tục pam4 trong hệ thống định thì, khảo sát thực trạng, phân tích nguyên nhân,

• Tác giả: Hà Hồng Quân
• Người hướng dẫn: TS. Trần Hoàng Linh
• Trường học: Trường Đại Học Bách Khoa
• Chuyên ngành: Kỹ thuật Điện tử
• Đề tài: Thiết Kế Bộ Cân Bằng PAM4 Cho Hệ Thống Phục Hồi Dữ Liệu 64Gbps Sử Dụng Công Nghệ CMOS 65nm
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2024
• Địa điểm: Thành phố Hồ Chí Minh

Tóm tắt

I. Giới thiệu

Luận văn này tập trung vào việc thiết kế bộ cân bằng PAM4 cho hệ thống phục hồi dữ liệu 64Gbps sử dụng công nghệ CMOS 65nm. Mục tiêu chính là phát triển một mạch Cân bằng tuyến tính thời gian liên tục (CTLE) với Active Inductor nhằm cải thiện chất lượng tín hiệu trong truyền dẫn dữ liệu tốc độ cao. Việc sử dụng công nghệ CMOS 65nm cho phép tối ưu hóa hiệu suất và giảm thiểu tiêu thụ năng lượng. Thiết kế này không chỉ đáp ứng yêu cầu về băng thông mà còn đảm bảo tính ổn định trong quá trình truyền tải dữ liệu. Theo đó, luận văn sẽ trình bày chi tiết về các khía cạnh kỹ thuật và lý thuyết liên quan đến thiết kế mạch.

1.1. Tình hình nghiên cứu

Trong những năm gần đây, nhiều nghiên cứu đã được thực hiện về bộ cân bằng PAM4 và hệ thống phục hồi dữ liệu. Các nghiên cứu này chủ yếu tập trung vào việc cải thiện hiệu suất của các mạch CTLE và tối ưu hóa các thông số kỹ thuật như độ lợi và băng thông. Việc áp dụng công nghệ CMOS 65nm đã cho thấy những ưu điểm vượt trội trong việc giảm thiểu kích thước mạch và tiêu thụ năng lượng. Các nghiên cứu trước đây đã chỉ ra rằng việc sử dụng Active Inductor có thể tăng cường băng thông và cải thiện chất lượng tín hiệu, từ đó tạo ra những giải pháp hiệu quả cho các ứng dụng trong lĩnh vực viễn thông và truyền thông số.

II. Lý thuyết

Chương này sẽ trình bày các lý thuyết cơ bản liên quan đến bộ cân bằng PAM4 và hệ thống phục hồi dữ liệu. Clock data recovery (CDR) là một phần quan trọng trong việc khôi phục tín hiệu từ dữ liệu đã bị suy giảm. Các phương pháp phân phối clock như global clock, source synchronous, và embedded clock sẽ được phân tích để hiểu rõ hơn về cách thức hoạt động của chúng trong các hệ thống truyền dẫn. Đặc biệt, việc sử dụng bộ dò pha và bộ dao động điều khiển điện áp (VCO) sẽ được làm rõ, nhằm cung cấp cái nhìn sâu sắc về cách mà các tín hiệu được khôi phục và xử lý trong mạch.

2.1. Nguyên lý hoạt động của CDR

Nguyên lý hoạt động của CDR dựa trên việc phát hiện và điều chỉnh pha giữa tín hiệu dữ liệu và clock. Khi clock được phục hồi, nó cần phải đồng bộ với tín hiệu dữ liệu để đảm bảo rằng dữ liệu được lấy mẫu chính xác. Các bộ dò pha như linear phase detector và bang-bang phase detector sẽ được phân tích để hiểu rõ hơn về cách thức hoạt động của chúng. Đặc biệt, PD bang-bang thường được ưa chuộng hơn do khả năng hoạt động hiệu quả hơn ở tốc độ cao, giúp giảm thiểu độ trễ và cải thiện độ chính xác trong việc khôi phục tín hiệu.

III. Thiết kế và thực hiện phần cứng

Chương này sẽ trình bày chi tiết về quy trình thiết kế bộ cân bằng PAM4 sử dụng Active Inductor. Mạch sẽ được thiết kế với common source topology để tối ưu hóa băng thông và độ lợi. Việc sử dụng Active Inductor cho phép tăng cường băng thông của mạch, giúp mạch hoạt động hiệu quả ở tần số 16GHz với độ lợi 7dB. Các bước thiết kế sẽ bao gồm việc lựa chọn linh kiện, mô phỏng mạch và kiểm tra các thông số kỹ thuật để đảm bảo rằng mạch đáp ứng được yêu cầu về hiệu suất.

3.1. Quy trình thiết kế mạch

Quy trình thiết kế mạch bao gồm nhiều bước quan trọng, từ việc xác định yêu cầu kỹ thuật đến việc lựa chọn linh kiện phù hợp. Đầu tiên, các thông số kỹ thuật như băng thông, độ lợi và tiêu thụ năng lượng sẽ được xác định. Sau đó, mạch sẽ được mô phỏng bằng phần mềm Cadence để kiểm tra tính khả thi của thiết kế. Cuối cùng, các kết quả mô phỏng sẽ được phân tích để điều chỉnh và tối ưu hóa thiết kế, đảm bảo rằng mạch hoạt động ổn định và hiệu quả trong các điều kiện thực tế.

IV. Kết quả thực hiện

Chương này sẽ trình bày các kết quả thu được từ quá trình thực hiện thiết kế bộ cân bằng PAM4. Các kết quả mô phỏng sẽ được phân tích để đánh giá hiệu suất của mạch. Đặc biệt, các thông số như độ lợi, băng thông và chất lượng tín hiệu sẽ được so sánh với các yêu cầu kỹ thuật ban đầu. Việc phân tích các kết quả này sẽ giúp xác định tính khả thi của thiết kế và đưa ra các cải tiến cần thiết.

4.1. Phân tích kết quả mô phỏng

Kết quả mô phỏng cho thấy rằng mạch CTLE hoạt động hiệu quả với độ lợi 7dB và băng thông đạt yêu cầu. Các biểu đồ như eye diagram và phân tích transient sẽ được sử dụng để đánh giá chất lượng tín hiệu. Kết quả cho thấy rằng mạch có khả năng phục hồi tín hiệu tốt, đảm bảo tính ổn định trong quá trình truyền dẫn dữ liệu. Những thông số này chứng tỏ rằng thiết kế đã đáp ứng được các yêu cầu kỹ thuật và có thể được áp dụng trong các hệ thống thực tế.

V. Kết luận và hướng phát triển

Chương cuối cùng sẽ tổng kết những kết quả đạt được từ nghiên cứu và thiết kế bộ cân bằng PAM4. Những thành công và thách thức trong quá trình thực hiện sẽ được phân tích. Đồng thời, các hướng phát triển trong tương lai sẽ được đề xuất, bao gồm việc cải tiến thiết kế mạch để nâng cao hiệu suất và khả năng ứng dụng trong các hệ thống viễn thông hiện đại.

5.1. Hướng phát triển trong tương lai

Hướng phát triển trong tương lai có thể bao gồm việc nghiên cứu và áp dụng các công nghệ mới như CMOS thế hệ tiếp theo để cải thiện hiệu suất và giảm thiểu tiêu thụ năng lượng. Ngoài ra, việc tích hợp các công nghệ mới vào thiết kế mạch cũng sẽ được xem xét để nâng cao khả năng phục hồi tín hiệu và mở rộng ứng dụng trong các lĩnh vực như internet vạn vật (IoT) và truyền thông không dây.

Trích đoạn nội dung tài liệu

CHƯƠNG 1. GIỚI THIỆU CHƯƠNG 2. LÝ THUYẾT CHƯƠNG 3. THIẾT KẾ VÀ THỰC HIỆN PHẦN CỨNG CHƯƠNG 4.

KẾT QUẢ THỰC HIỆN CHƯƠNG 5. KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN iii ABSTRACT This thesis focuses on developing a Continuous Time Linear Equalization (CTLE) circuit using Active Inductor using 1.2V power at 65nm technology. The CTLE uses common source topology and Active Inductor to increase circuit bandwidth. The circuit operates at 16GHz frequency with a gain of 7dB, using PAM4 64 Gbps input.

This design helps improve signal quality and ensure stability in data transmission at high frequencies. Specifically, the thesis includes the following 5 chapters: CHAPTER 1. HARDWARE DESIGN AND IMPLEMENTATION CHAPTER 4. IMPLEMENTATION RESULTS CHAPTER 5.

CONCLUSION AND DEVELOPMENT DIRECTIONS iv LỜI CAM ĐOAN Học viên cam đoan rằng, ngoại trừ các kết quả tham khảo từ các công trình khác đã trích dẫn và nêu rõ trong luận văn này, các công trình nghiên cứu và trình bày trong luận văn là do chính học viên thực hiện. Học viên v Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh MỤC LỤC 1.2 Tình hình nghiên cứu trong và ngoài nước .3 Nhiệm vụ luận văn .1 Clock data recovery.2 Kiến trúc CDR cơ bản. Bộ dò pha tuyến tính (linear phase detector).

Bộ dò pha Bang-bang (Bang-bang phase detector). Voltage Controlled Oscillator (VCO). Thông số hàm truyền trong CDR .3 CDR dựa trên VCO số .4 CDR dựa trên PI .5 Mạch Current Mirror .6 Mạch lọc thông thấp RC.7 Giới thiệu về CTLE .8 Cấu trúc của CTLE sử dụng kỹ thuật Model Order Reduction .9 Cấu trúc của CTLE sử dụng kỹ thuật Peaking Inductor .10 Tích hợp Active Inductor vô CTLE. THIẾT KẾ VÀ THỰC HIỆN PHẦN CỨNG .1 Thiết kế tổng quan.

KẾT QUẢ THỰC HIỆN .1 Mạch active inductor. Mô phỏng AC .31 vi Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh 4.2 Mạch CTLE với active inductor boost gain so sánh với active inductor LEE’s. Mô phỏng AC .3 Mạch CTLE với active inductor boost gain sử dụng trong luận văn.

Mô phỏng AC. Phân tích transient. Phân tích eye diagram. Phân tích Monte-carlo.

KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN .2 Hướng phát triển. TÀI LIỆU THAM KHẢO .44 vii Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh DANH SÁCH HÌNH MINH HỌA Hình 2.1 Ba phương pháp phân phối clock: (a) global clock (b) source synchronous và (c) embedded clock .2 Định nghĩa sai số phase φER khi clock phục hồi là (a) bị khoá (b) trễ hoặc (c) sớm .3 Hogge Linear PD.4 Alexander Bang-Bang Linear PD .5 Đáp ứng của (a) PD tuyến tính và (b) PD bang-bang .6 Sơ đồ khối của CDR dựa trên VCO thông thường .7 Mô hình tương đương .8 Đáp ứng tần số của Loop gain .9 Đáp ứng tần số của HJTOL(f) .10 Đáp ứng tần số HJTRAN(f) .11 Sơ đồ khối của bộ CDR dựa trên VCO số .12 Mô hình tuyến tính của CDR dựa trên VCO số .13 Mô hình của PI-based CDR .14 Mô hình tuyến tính của PI-based CDR .15 Mạch Current Mirror .16 Sơ đồ mạch lọc thông thấp RC .17 Đáp ứng tần số biên độ của độ lợi .18 Đáp ứng tần số phase của độ lợi .19 Đáp ứng tần số của tín hiệu, CTLE và tín hiệu sau khi đi qua CTLE .20 Mạch CTLE sử dụng kỹ thuật Model Order Reduction .21 CTLE sử dụng Passive Inductor .22 Cuộn cảm xoắn. Lee’s active inductor .24 Mô hình tín hiệu nhỏ của Lee’s active inductor.

23 viii Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh Hình 2.25 Lee’s Active Inductor RLC đầy đủ .26 Lee’s Active Inductor RLC đơn giản.27 𝑅𝑆 và 𝑆22 tương ứng vs 𝐼𝐷 .28 Mạch CTLE sử dụng Active Inductor .29 Sơ đồ tín hiệu nhỏ của Active Inductor .1 Mạch active inductor sử dụng trong luận văn.2 Đáp ứng AC tại tần số 8GHZ, ZL mạch LEE’s active inductor và mạch luận văn sử dụng.4 Kiến trúc active inductor tại bài báo tham khảo [2] .5 Kiến trúc trúc active inductor với gain-boosting luận văn.6 Đáp ứng AC sau CTLE giữa 2 mạch active inductor .7 Kiến trúc trúc CTLE sử dụng tại luận văn .8 Hàm truyền của mạch CTLE PAM4 .9 Kết quả phân tích transient .1 Kiến trúc tham khảo hướng phát triển. 43 ix Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh DANH SÁCH THUẬT NGỮ VÀ CÁC TỪ VIẾT TẮT AC Gain Độ lợi điện thế được tính bằng sự thay đổi một khoảng ngõ ra chia một khoảng ngõ vào AVG Trung bình (Average) BIAS Phân cực BW3DB Băng thông của mạch tại DC gain giảm xuống 3dB CMOS Complluận vănentary metal-oxide-sluận văniconductor CTLE Bộ cân bằng tuyến tính (Continuous Time Linear Equalizer) DCOP Phân tích điểm tĩnh điều hành (DC Operating Point) DC Gain Độ lợi điện thế tại một thời điểm của ngõ ra chia ngõ vào Eye diagram Biểu đồ mắt của tín hiệu, khi chập tín hiệu lại sẽ tạo thành mắt tín hiệu Eye width Chiều rộng mắt tín hiệu Eye height Chiều cao mắt tín hiệu FF, FFH Fast – Fast, Fast – Fast Hot GBW Tích của độ lợi và băng thông (Gain bandwidth product) Jitter Độ chập chờn của tín hiệu LVT, ULVT Điện áp ngưỡng thấp (Low Voltage Threshold), điện áp ngưỡng cực thấp (Ultra Low Voltage Threshold) OTA Bộ khuếch đại độ dẫn hoạt động (Operational Transconductance Amplifier) PVT Qui trình – Nhiệt độ - Điện thế (Process – Tluận vănperature – Voltage) SS, SSC Slow – Slow, Slow – Slow Cool TT Typical – Typical UI Khoảng đơn vị thời gian (Unit Interval) dùng trong đo chiều rộng mắt, 1𝑈𝐼 = 1/𝑑𝑎𝑡𝑎𝑟𝑎𝑡𝑒 x Luận văn tốt nghiệp GVHD: TS.

Trần Hoàng Linh 1.1 Tổng quan Các ứng dụng System-on-chip, Network-on-chip, FPGA tốc độ cao ngày càng đặt ra vấn đề về băng thông, hiệu quả giao tiếp die-to-die. Tuy nhiên ở tốc độ cao, các vấn đề về jitter, nhiễu, suy hao sinh ra khiên dữ liệu khó phục hồi đúng được. Lưu lượng truy cập internet toàn cầu tiếp tục tăng và dự kiến sẽ tăng gần gấp năm lần từ năm 2015 đến năm 2025, được thúc đẩy bởi các ứng dụng mới như internet vạn vật (IoT) và tăng trưởng trong các dịch vụ sử dụng nhiều băng thông như phát trực tuyến video, đã chiếm 70% tổng lưu lượng truy cập internet trong năm 2025. Sự tăng trưởng bùng nổ như vậy được thực hiện bằng cách mở rộng cơ sở hạ tầng mạng và trung tâm dữ liệu cung cấp exabyte (EB = 109 GB) nội dung cho người dùng mỗi tháng.

Vì vậy cần có một bô thu phát tốc độ cao, khắc phục được nhược điểm trên cũng như có chất lượng tốt. Mục tiêu cần nghiên cứu: Luận văn tìm hiểu tổng quan về cấu trúc CTLE, các thông số kỹ thuật phải quan tâm khi thiết kế với các khối cơ bản, đồng thời mô phỏng một mô hình bộ CTLE sử dụng phần mềm của hãng Cadence dựa trên công nghệ 65nm từ đó tìm hiểu tính toán các kết quả thu được và áp dụng các cải tiến (nếu có) để tạo thành mô hình CTLE hoàn chỉnh.2 Tình hình nghiên cứu trong và ngoài nước Về thiết kế CTLE 1 Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh Dưới đây là bảng tổng hợp một số đề tài thiết kế CTLE trong những năm gần đây được xuất hiện trong các luận văn, luận án mà đề tài tìm hiểu: STT Năm Tên đề tài Tên tác giả Nhận xét 1 2022 Design of clock and data Khanghah, Meysam M Data rate: 50-56 recovery circuits for Gb/s energy-efficient short-reach Power optical transceivers consumption: <5 pJ/bit CMOS 65nm 2 2019 A 56-Gb/s PAM4 Receiver Roshan-Zamir, Ashkan Data rate: 56 With Low-Overhead Gb/s Techniques for Threshold and Edge-Based DFE FIR- Power and IIR-Tap Adaptation in consumption: 65-nm CMOS N/A CMOS 65nm 3 2019 A Low Noise Fault Stefan Biereigel; Data rate: 2.56 Tolerant Radiation Szymon Kulis; Pedro Gb/s Hardened 2.56 Gbps Leitao; Rui Francisco; Power Clock-Data Recovery Paulo Moreira; Paul consumption: 34 Circuit With High Speed Leroux; Jeffrey Prinzie mW Feed Forward Correction in CMOS 65nm 65 nm CMOS 4 2019 A 25-Gb/s, 2.1-pJ/bit, Fully Yuan-Sheng Lee, Wei- Data rate: 25 Integrated Optical Receiver Hsiang Ho, and Wei- Gb/s With a Baud-Rate Clock Zen Chen Power and Data Recovery consumption: 2.1 pJ/bit CMOS 40nm 1.3 Nhiệm vụ luận văn Mục tiêu đề tài Đề tài cần hoàn thành các mục tiêu sau: ▪ Đọc và hiểu rõ các kiến trúc bộ CTLE, giải thích nguyên lý hoạt động, so sánh và giải thích tại sao lựa chọn kiến trúc định làm. 2 Luận văn tốt nghiệp GVHD: TS.

Trần Hoàng Linh ▪ Đọc các thông số cần quan tâm khi thiết kế một bộ CTLE từ đó lựa chọn công nghệ và viết đặc tả kỹ thuật phù hợp. ▪ Thiết kế từng khối rời của bộ active inductor CTLE, kiểm tra, mô phỏng. ▪ Hoàn thiện bộ CTLE vừa thiết kế từ các khối, mô phỏng, kiểm tra các thông số theo đặc tả kỹ thuật. ▪ Hiệu chỉnh, bổ sung các cải tiến (nếu có).

Từ mục tiêu đề tài đặt ra, sinh viên triển khai thành các nội dung của luận văn. Nội dung 1: Tìm hiểu nguyên lý, lý thuyết tổng quan về các bộ CTLE, các thông số kỹ thuật cần quan tâm khi thiết kế một bộ CTLE. Nội dung 2: Tìm hiểu nguyên lý, lý thuyết về bộ active inductor CTLE, viết đặc tả kỹ thuật, lựa chọn các khối cần thiết kế. Nội dung 3: Thiết kế từng khối của bộ active inductor CTLE Nội dung 4: Hoàn thành bộ active inductor CTLE, mô phỏng.

Nội dung 5: Kiểm tra, đánh giá, hiệu chỉnh các thông số kỹ thuật, cải tiến thêm. 3 Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh 2.1 Clock data recovery Phương pháp Clock data recovery (CDR) được sử dụng phụ thuộc vào cách clock được phân phối đến các bộ phát và bộ thu trong một hệ thống. Các phương pháp phân phối clock được chia thành ba loại lớn: global clock, source synchronous và embedded clock.1 Ba phương pháp phân phối clock: (a) global clock (b) source synchronous và (c) embedded clock Trong sơ đồ global clock được hiển thị trong Hình 2 (a), cùng một clock được phân phối cho cả Rx và Tx.

Mặc dù có vẻ đơn giản, sơ đồ global clock khó thực hiện vì Tx và Rx thường cách nhau bởi khoảng cách lớn. Phổ biến hơn là phương pháp source synchronous được hiển thị trong Hình 2 (b), trong đó clock Tx được truyền cùng với dữ liệu bằng cách sử dụng một kênh truyền khác. Về lý thuyết, clock và dữ liệu trải qua cùng một độ trễ và có thể được 4 Luận văn tốt nghiệp GVHD: TS. Trần Hoàng Linh gửi qua khoảng cách xa.

Tuy nhiên, trong thực tế, một số pha không phù hợp sẽ luôn tồn tại giữa clock Tx và Rx trong global clock và source synchronous. Do đó, một số hình thức phục hồi clock (CDR) sẽ được yêu cầu để sửa lỗi không khớp pha giữa dữ liệu đầu vào của bộ thu và clock.