Tổng quan nghiên cứu

Trong lĩnh vực thiết kế vi mạch điện tử, sự gia tăng nhanh chóng về mật độ tích hợp, tần số hoạt động và yêu cầu thời gian đưa sản phẩm ra thị trường đã thúc đẩy sự phát triển của các kiến trúc System on Chip (SoC) đa lõi. Theo báo cáo ngành, các SoC hiện đại có thể tích hợp hơn 50 lõi với khoảng hơn 4 tỷ transistor trên cùng một chip, hoạt động ở tần số lên đến 10 GHz. Tuy nhiên, sự phức tạp trong việc kết nối các thành phần này đã tạo ra thách thức lớn về mặt thiết kế nền tảng giao tiếp nội bộ trên chip.

Mô hình truyền thống sử dụng kết nối trực tiếp hoặc mô hình bus đã bộc lộ nhiều hạn chế như số lượng chân kết nối lớn, độ trễ truyền tín hiệu cao và khả năng mở rộng kém. Đặc biệt, mô hình bus chia sẻ băng thông giữa các thành phần dẫn đến hiệu năng bị giới hạn khi số lượng lõi tăng lên. Do đó, nghiên cứu tập trung vào phát triển mô hình mạng trên chip (Network on Chip - NoC) nhằm giải quyết các vấn đề về tính mở rộng, hiệu năng và khả năng tái sử dụng trong thiết kế SoC.

Mục tiêu chính của luận văn là xây dựng và đánh giá một mô hình NoC ứng dụng trong thiết kế vi mạch đa lõi, với phạm vi nghiên cứu tập trung vào thiết kế kiến trúc router, giao diện kết nối mạng (RNI), và các thành phần tài nguyên trên mạng. Thời gian nghiên cứu chủ yếu trong năm 2014 tại Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh, sử dụng nền tảng phần cứng FPGA để thực nghiệm và công cụ Design Compiler để đánh giá hiệu năng thiết kế. Kết quả nghiên cứu góp phần nâng cao hiệu quả truyền thông nội bộ trên SoC, giảm độ trễ và tăng khả năng mở rộng cho các hệ thống đa lõi hiện đại.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình nghiên cứu sau:

  • Mô hình SoC và các kiến trúc kết nối: Bao gồm mô hình kết nối trực tiếp, mô hình bus và mô hình mạng trên chip (NoC). Mô hình NoC được lựa chọn do tính mở rộng cao, khả năng tái sử dụng và hiệu năng vượt trội so với các mô hình truyền thống.

  • Kỹ thuật chuyển mạch trong NoC: Nghiên cứu các phương pháp chuyển mạch như chuyển mạch mạch (circuit switching), chuyển mạch gói (packet switching) với các kỹ thuật store-and-forward, virtual cut-through, wormhole và kênh ảo (virtual channel). Phương pháp wormhole kết hợp kênh ảo được áp dụng nhằm giảm độ trễ và tối ưu bộ đệm.

  • Thuật toán định tuyến: Sử dụng thuật toán định tuyến theo kích thước bậc (Dimension Ordered Routing - DOR), cụ thể là định tuyến OXY cho topo lưới 2 chiều, đảm bảo tính đơn giản, không deadlock và phù hợp với thiết kế mạng 4x4.

  • Các thành phần chính trong NoC: Bao gồm router, network adapter (RNI) và các tài nguyên (resource) như dummy processor, dummy memory, switch và UART. Router được thiết kế với 5 cổng (North, South, East, West và local resource) với kênh truyền vật lý unidirectional.

  • Công cụ phát triển: Sử dụng ngôn ngữ mô tả phần cứng VHDL, công cụ phát triển Quartus II trên FPGA Altera DE2, công cụ mô phỏng Matlab và công cụ tổng hợp Design Compiler của Synopsys với thư viện saed90nm.

Phương pháp nghiên cứu

  • Nguồn dữ liệu: Thu thập từ các tài liệu chuyên ngành, báo cáo kỹ thuật, và thực nghiệm trên phần cứng FPGA board DE2 của Altera.

  • Phương pháp phân tích: Thiết kế mô hình NoC với topo lưới 4x4, sử dụng thuật toán định tuyến OXY, kỹ thuật chuyển mạch wormhole kết hợp kênh ảo, và cơ chế điều khiển luồng store-and-forward. Mô hình được mô tả bằng VHDL, mô phỏng bằng Matlab và thực nghiệm trên FPGA.

  • Cỡ mẫu và chọn mẫu: Mạng NoC gồm 16 node (4x4), mỗi node đại diện cho một tài nguyên hoặc router. Lựa chọn topo lưới 2 chiều do tính đơn giản và khả năng mở rộng.

  • Timeline nghiên cứu: Thiết kế, mô phỏng và thực nghiệm trong năm 2014, với các giai đoạn chính gồm xây dựng mô hình, kiểm thử trên FPGA, đánh giá hiệu năng bằng Design Compiler.

  • Đánh giá: Phân tích tài nguyên sử dụng trên FPGA, công suất tiêu thụ, diện tích thiết kế và tần số hoạt động tối đa. So sánh độ trễ mạng với mô hình bus truyền thống, ghi nhận giảm trung bình khoảng 15.8%.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Hiệu năng truyền thông cải thiện: Mô hình NoC với topo lưới 4x4 và thuật toán định tuyến OXY giảm độ trễ truyền thông trung bình khoảng 15.8% so với mô hình bus truyền thống, nhờ vào khả năng định tuyến trực tiếp và phân phối lưu lượng hiệu quả.

  2. Tài nguyên FPGA sử dụng: Thiết kế router và các thành phần mạng chiếm khoảng 30-40% tổng số logic element trên board FPGA DE2 (khoảng 35,000 logic element). Bảng thống kê chi tiết cho thấy bộ đệm và bộ phân xử chiếm phần lớn tài nguyên.

  3. Công suất và tần số hoạt động: Thiết kế đạt tần số hoạt động tối đa khoảng 100 MHz, phù hợp với yêu cầu thiết kế SoC đa lõi. Công suất tiêu thụ được tối ưu nhờ sử dụng kỹ thuật chuyển mạch wormhole và kênh ảo, giảm đáng kể so với các phương pháp chuyển mạch store-and-forward truyền thống.

  4. Khả năng mở rộng và tái sử dụng: Mô hình NoC cho phép mở rộng mạng với số lượng node lớn hơn bằng cách tăng kích thước lưới, đồng thời dễ dàng tái sử dụng các thành phần router và RNI trong các thiết kế khác nhau.

Thảo luận kết quả

Nguyên nhân chính của việc giảm độ trễ là do mô hình NoC sử dụng kỹ thuật chuyển mạch gói với wormhole và kênh ảo, giúp giảm kích thước bộ đệm và tăng hiệu quả sử dụng băng thông. So với mô hình bus, NoC tránh được hiện tượng chia sẻ băng thông gây nghẽn, đặc biệt khi số lượng lõi tăng lên.

Kết quả tài nguyên FPGA cho thấy thiết kế router và RNI chiếm phần lớn diện tích, điều này phù hợp với các nghiên cứu trước đây về chi phí phần cứng của NoC. Việc sử dụng FPGA để thực nghiệm giúp xác nhận tính khả thi của mô hình trong thực tế, đồng thời cung cấp dữ liệu chính xác về công suất và tần số hoạt động.

So sánh với các nghiên cứu quốc tế, mô hình NoC trong luận văn đạt hiệu năng tương đương với các hệ thống NoC kích thước nhỏ đến trung bình, đồng thời phù hợp với điều kiện phát triển trong nước. Việc áp dụng thuật toán định tuyến OXY đơn giản giúp giảm độ phức tạp thiết kế, tuy nhiên có thể hạn chế khả năng cân bằng tải trong mạng lớn.

Dữ liệu có thể được trình bày qua biểu đồ so sánh độ trễ giữa mô hình bus và NoC, bảng phân bổ tài nguyên FPGA và biểu đồ công suất tiêu thụ theo các phương pháp chuyển mạch khác nhau, giúp minh họa rõ ràng hiệu quả của mô hình.

Đề xuất và khuyến nghị

  1. Tối ưu hóa bộ đệm và kênh ảo: Giảm số lượng thanh ghi và cổng logic trong router để tiết kiệm diện tích và công suất, đồng thời tăng kích thước bộ đệm hợp lý nhằm giảm tắc nghẽn mạng. Thời gian thực hiện: 6-12 tháng, chủ thể: nhóm thiết kế vi mạch.

  2. Nâng cấp thuật toán định tuyến: Áp dụng thuật toán định tuyến thích nghi hoặc đa đường đi để cải thiện cân bằng tải và tăng thông lượng mạng, đặc biệt cho các mạng NoC kích thước lớn. Thời gian thực hiện: 12 tháng, chủ thể: nhóm nghiên cứu và phát triển.

  3. Mở rộng kích thước mạng: Thiết kế mô hình NoC với kích thước lớn hơn (ví dụ 8x8 hoặc 16x16) để đánh giá khả năng mở rộng và hiệu năng thực tế, đồng thời điều chỉnh số bit địa chỉ trong gói tin phù hợp. Thời gian thực hiện: 12-18 tháng, chủ thể: nhóm phát triển hệ thống.

  4. Cải tiến công cụ phát triển: Phát triển công cụ mô phỏng và kiểm thử tích hợp hơn, hỗ trợ trực quan hóa trạng thái mạng và phân tích hiệu năng theo thời gian thực, giúp tăng hiệu quả thiết kế và kiểm thử. Thời gian thực hiện: 6 tháng, chủ thể: nhóm phần mềm hỗ trợ thiết kế.

Đối tượng nên tham khảo luận văn

  1. Nhà thiết kế vi mạch và SoC: Luận văn cung cấp kiến thức chuyên sâu về mô hình NoC, kỹ thuật chuyển mạch và định tuyến, giúp cải thiện thiết kế hệ thống đa lõi với hiệu năng cao và khả năng mở rộng.

  2. Nhóm nghiên cứu và phát triển công nghệ FPGA: Thông tin về thực nghiệm trên FPGA và công cụ phát triển hỗ trợ thiết kế NoC giúp nhóm này áp dụng và phát triển các giải pháp phần cứng tối ưu.

  3. Sinh viên và học viên cao học ngành Điện tử - Viễn thông: Tài liệu chi tiết về lý thuyết, phương pháp và thực nghiệm thiết kế NoC là nguồn học liệu quý giá cho việc nghiên cứu và thực hành.

  4. Các công ty phát triển chip và hệ thống nhúng: Luận văn cung cấp giải pháp thiết kế mạng nội bộ trên chip hiệu quả, giúp nâng cao chất lượng sản phẩm và rút ngắn thời gian phát triển.

Câu hỏi thường gặp

  1. Mạng trên chip (NoC) là gì và tại sao cần thiết trong thiết kế SoC?
    NoC là mô hình mạng kết nối các thành phần trên chip bằng các bộ chuyển mạch và giao thức truyền gói tin, giúp giải quyết các vấn đề về mở rộng, hiệu năng và tái sử dụng trong SoC đa lõi. Ví dụ, NoC giảm độ trễ truyền thông khoảng 15.8% so với mô hình bus.

  2. Phương pháp chuyển mạch wormhole có ưu điểm gì so với store-and-forward?
    Wormhole chia gói tin thành các flit nhỏ, giảm kích thước bộ đệm cần thiết và giảm độ trễ truyền tin, trong khi store-and-forward yêu cầu bộ đệm lớn hơn và độ trễ cao hơn. Wormhole phù hợp với giới hạn diện tích và công suất của NoC.

  3. Thuật toán định tuyến OXY hoạt động như thế nào?
    OXY định tuyến gói tin theo thứ tự trục X trước, sau đó trục Y trong topo lưới 2 chiều, đảm bảo không deadlock và đơn giản trong thiết kế. Ví dụ, gói tin từ node (0,0) đến (3,3) sẽ đi qua các router theo chiều X rồi đến chiều Y.

  4. Làm thế nào để đánh giá hiệu năng của mô hình NoC trên FPGA?
    Hiệu năng được đánh giá qua các chỉ số như độ trễ truyền tin, công suất tiêu thụ, diện tích sử dụng và tần số hoạt động tối đa. Thực nghiệm trên board FPGA DE2 cho phép đo đạc trực tiếp các chỉ số này.

  5. Các thành phần chính trong một node NoC gồm những gì?
    Một node gồm router, network adapter (RNI) và resource (ví dụ dummy processor hoặc memory). RNI đóng vai trò giao tiếp giữa router và resource, đảm bảo truyền dữ liệu hiệu quả trên mạng.

Kết luận

  • Mô hình NoC với topo lưới 4x4 và thuật toán định tuyến OXY giảm độ trễ truyền thông trung bình khoảng 15.8% so với mô hình bus truyền thống.
  • Thiết kế router và RNI chiếm khoảng 30-40% tài nguyên logic trên FPGA DE2, đạt tần số hoạt động tối đa khoảng 100 MHz.
  • Kỹ thuật chuyển mạch wormhole kết hợp kênh ảo giúp tối ưu bộ đệm và công suất tiêu thụ, phù hợp với yêu cầu thiết kế SoC đa lõi.
  • Mô hình có khả năng mở rộng và tái sử dụng cao, thuận lợi cho phát triển các hệ thống đa lõi phức tạp trong tương lai.
  • Đề xuất cải tiến bao gồm tối ưu bộ đệm, nâng cấp thuật toán định tuyến và mở rộng kích thước mạng nhằm nâng cao hiệu năng và khả năng ứng dụng thực tế.

Tiếp theo, nghiên cứu sẽ tập trung vào phát triển các thuật toán định tuyến thích nghi và mở rộng mô hình NoC cho các hệ thống đa lõi lớn hơn. Độc giả và nhà nghiên cứu được khuyến khích áp dụng mô hình và phương pháp trong luận văn để phát triển các thiết kế SoC hiệu quả hơn.