Luận văn thạc sĩ HCMUTE về thiết kế mạch giảm công suất rò trong vi mạch số sử dụng công nghệ 45nm

Nghiên cứu chuyên sâu Thiết kế mạch giảm công suất rò trong vi mạch số 45nm - Luận văn thạc sĩ HCMUTE, phương pháp luận hiện đại, kết quả ứng dụng

• Tác giả: Đào Ái Quốc
• Người hướng dẫn: TS. Võ Minh Huân
• Trường học: Trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Thiết Kế Mạch Giảm Công Suất Rò Trong Vi Mạch Số 45nm
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2015
• Địa điểm: Tp. Hồ Chí Minh

Mục lục chi tiết

• LÝ LỊCH KHOA HỌC
• LỜI CAM ĐOAN
• LỜI CẢM ƠN
• TÓM TẮT
• ABSTRACT
• 1. CHƯƠNG 1: TỔNG QUAN
• 1.1. Tổng quan về lĩnh vực nghiên cứu
• 1.2. Các kết quả nghiên cứu trong và ngoài nước
• 1.3. Mục đích của đề tài
• 1.4. Nhiệm vụ đề tài và giới hạn của đề tài
• 1.4.1. Nhiệm vụ của đề tài
• 1.4.2. Giới hạn của đề tài
• 1.5. Phương pháp nghiên cứu
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Transistor MOSFET
• 2.1.1. Cấu tạo của MOSFET
• 2.1.2. Nguyên lý hoạt động của MOSFET
• 2.2. Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit)
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• TÀI LIỆU THAM KHẢO
• LIỆT KÊ HÌNH
• LIỆT KÊ BẢNG
• LIỆT KÊ CÁC TỪ VIẾT TẮT

Tóm tắt

I. Tổng quan về lĩnh vực nghiên cứu

Công suất tiêu thụ là một yếu tố quan trọng trong thiết kế vi mạch, bên cạnh chi phí và tốc độ. Khi kích thước transistor giảm, công suất rò trở thành một vấn đề đáng kể, ảnh hưởng đến tổng công suất tiêu thụ của vi mạch. Đặc biệt, trong các thiết bị di động, dòng rò có thể làm giảm thời gian sử dụng pin. Kỹ thuật Power Gating đã được phát triển để giảm dòng rò trong chế độ ngủ bằng cách tắt các PMOS hoặc NMOS. Việc áp dụng công nghệ 45nm trong thiết kế mạch giúp tối ưu hóa hiệu suất và giảm thiểu công suất rò.

II. Các kết quả nghiên cứu trong và ngoài nước

Nhiều nghiên cứu đã được thực hiện về các kỹ thuật Power Gating. Các tác giả như Ehsan Pakbaznia và Massoud Pedram đã giới thiệu khái niệm Charge recycling trong mạch MTCMOS. Kỹ thuật CPG và CRPG cũng đã được nghiên cứu để giảm công suất rò. Tuy nhiên, các nghiên cứu trong nước về lĩnh vực này còn hạn chế. Đề tài này nhằm phát triển kỹ thuật Dual-Switch Power Gating (DSPG), một phương pháp mới để giảm công suất rò trong vi mạch số, đặc biệt là trong các mạch cộng 32 bit.

III. Mục đích của đề tài

Mục tiêu của đề tài là thiết kế và mô phỏng các mạch tiêu thụ công suất thấp bằng cách sử dụng kỹ thuật DSPG. Kỹ thuật này được áp dụng trên mạch cộng 32 bit nhằm giảm thiểu công suất rò trong thời gian ngủ. Việc so sánh giữa các kỹ thuật đã xuất bản và kỹ thuật mới sẽ giúp xác định hiệu quả của DSPG trong việc tiết kiệm năng lượng và chi phí cho người sử dụng.

IV. Phương pháp nghiên cứu

Phương pháp nghiên cứu bao gồm việc tìm hiểu về CMOS, sử dụng phần mềm mô phỏng Cadence để thiết kế mạch. Các kỹ thuật Power Gating như CPG, CRPG, và DSPG sẽ được áp dụng cho mạch cộng 32 bit. Kết quả mô phỏng sẽ được phân tích và so sánh để đưa ra đánh giá về hiệu quả của các kỹ thuật này trong việc giảm công suất rò.

V. Kết quả mô phỏng

Kết quả mô phỏng cho thấy kỹ thuật DSPG có khả năng giảm công suất rò lên đến 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG. So với CPG, mức giảm có thể lên đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài. Các mạch benchmark như C432, C499, C880 cũng được áp dụng để phân tích và so sánh, cho thấy DSPG là một kỹ thuật hiệu quả trong thiết kế mạch ứng dụng công suất thấp.

Nội dung chính

Tổng quan nghiên cứu

Công suất tiêu thụ trong thiết kế vi mạch là một trong ba yếu tố then chốt ảnh hưởng đến hiệu quả hoạt động của chip, bên cạnh chi phí và tốc độ xử lý. Khi kích thước transistor giảm xuống công nghệ sub-micrometer, dòng rò trở thành thành phần đáng kể trong tổng công suất tiêu thụ, đặc biệt nghiêm trọng trong các thiết bị di động và cầm tay, nơi tuổi thọ pin phụ thuộc lớn vào dòng rò trong thời gian thiết bị ở chế độ tắt (Sleep). Theo ước tính, dòng rò có thể chiếm tỷ lệ lớn trong tổng công suất tiêu thụ của vi mạch CMOS điện áp ngưỡng thấp.

Mục tiêu nghiên cứu của luận văn là thiết kế và mô phỏng các kỹ thuật giảm công suất rò trong vi mạch số sử dụng công nghệ 45 nm, tập trung vào kỹ thuật Power Gating, đặc biệt là kỹ thuật Dual-Switch Power Gating (DSPG) áp dụng trên mạch cộng 32 bit Carry Look Ahead (CLA). Phạm vi nghiên cứu bao gồm mô phỏng trên phần mềm Cadence với các điều kiện nhiệt độ 27°C và 75°C, so sánh hiệu quả giữa các kỹ thuật Conventional Power Gating (CPG), Charge Recycling Power Gating (CRPG) và DSPG.

Nghiên cứu có ý nghĩa quan trọng trong việc giảm tiêu thụ năng lượng cho các thiết bị điện tử hiện đại, góp phần nâng cao tuổi thọ pin và hiệu suất hoạt động của các hệ thống nhúng, CPU, DSP và các ứng dụng vi mạch số khác. Kết quả mô phỏng cho thấy kỹ thuật DSPG có khả năng giảm công suất rò lên đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với CPG, mở ra hướng phát triển mới cho thiết kế vi mạch tiết kiệm năng lượng.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình sau:

• MOSFET và CMOS: MOSFET là transistor hiệu ứng trường với ưu điểm nhỏ gọn, tiêu thụ điện năng thấp, được sử dụng phổ biến trong thiết kế vi mạch số. CMOS kết hợp transistor kênh P và kênh N giúp giảm công suất tiêu thụ động và tĩnh. Các dòng rò trong MOSFET gồm rò rỉ tiếp giáp (IREV), rò rỉ kênh do cổng (IGIDL), rò rỉ đường hầm cổng (IG), và rò rỉ dưới ngưỡng (ISUB).

• Mạch cộng 32 bit Carry Look Ahead (CLA): CLA là mạch cộng nhanh, giảm độ trễ bằng cách tính trước các tín hiệu carry. Mạch CLA 32 bit được sử dụng làm đối tượng thiết kế và mô phỏng, với tổng diện tích 832 µm², bao gồm 224 cổng NAND, 160 cổng NOT, 32 cổng AND và 32 cổng OR.

• Công nghệ Power Gating: Kỹ thuật tắt nguồn các khối mạch không hoạt động để giảm dòng rò trong chế độ ngủ. Ba kỹ thuật chính được nghiên cứu là Conventional Power Gating (CPG), Charge Recycling Power Gating (CRPG) và Dual-Switch Power Gating (DSPG). DSPG là kỹ thuật mới sử dụng đồng thời PMOS và NMOS để tái sử dụng điện tích, giảm công suất rò hiệu quả hơn.

• Công nghệ 45 nm: Công nghệ bán dẫn tiên tiến với ưu điểm tăng hiệu suất bóng bán dẫn, giảm điện áp cung cấp và dòng rò cổng, phù hợp cho thiết kế mạch tiêu thụ công suất thấp.

Phương pháp nghiên cứu

• Nguồn dữ liệu: Dữ liệu thu thập từ mô phỏng trên phần mềm Cadence sử dụng Predictive Technology Model (PTM) công nghệ 45 nm, với các mạch thử nghiệm gồm mạch cộng 32 bit và các mạch Benchmark C432, C499, C880.

• Phương pháp phân tích: Thiết kế và mô phỏng các mạch sử dụng kỹ thuật CPG, CRPG và DSPG, so sánh công suất tiêu thụ trong chế độ ngủ ở các điều kiện nhiệt độ 27°C và 75°C, thời gian ngủ từ 0,01 µs đến 10 µs. Độ trễ mạch cũng được đo để đánh giá ảnh hưởng của kích thước cổng công tắc NMOS.

• Timeline nghiên cứu: Nghiên cứu được thực hiện trong khoảng thời gian từ 2014 đến 2015, bao gồm giai đoạn tìm hiểu lý thuyết, thiết kế mạch, mô phỏng và phân tích kết quả.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

1. Ảnh hưởng kích thước cổng NMOS đến độ trễ: Khi kích thước cổng NMOS tăng từ 2,4 µm đến 21,63 µm, độ trễ của mạch giảm từ khoảng 927 ps xuống còn khoảng 885 ps cho cả ba kỹ thuật CPG, CRPG và DSPG. Kích thước NMOS được chọn lần lượt là 100 µm (12,02% tổng diện tích mạch) cho CPG và CRPG, và 180 µm (21,63%) cho DSPG nhằm cân bằng giữa độ trễ và diện tích.

2. Tiết kiệm công suất tiêu thụ trong chế độ ngủ ở 27°C: Tại thời gian ngủ 0,01 µs, công suất tiêu thụ trung bình của mạch CPG là 1577 µW, CRPG là 725,2 µW, và DSPG chỉ còn 537,2 µW. DSPG giảm công suất rò đến 66% so với CPG và 26% so với CRPG. Ở thời gian ngủ dài hơn (10 µs), DSPG vẫn tiết kiệm 53,77% so với CPG và 33,63% so với CRPG.

3. Hiệu quả tiết kiệm công suất ở 75°C: Ở nhiệt độ cao hơn, công suất tiêu thụ của CRPG tăng lên gần bằng CPG khi thời gian ngủ dài, chỉ tiết kiệm khoảng 30,35% so với CPG ở 10 µs. Trong khi đó, DSPG vẫn duy trì tiết kiệm công suất cao hơn, khoảng 53,77% so với CPG.

4. Bảo toàn dữ liệu trong chế độ ngủ: DSPG giữ được điện áp tại các nút nguồn ảo (VVDD3 và VVSS3) ở mức ổn định nhờ tái sử dụng điện tích kép, đảm bảo dữ liệu không bị mất trong chế độ ngủ, vượt trội hơn so với CPG và CRPG.

Thảo luận kết quả

Kết quả mô phỏng cho thấy kỹ thuật DSPG vượt trội trong việc giảm công suất rò so với các kỹ thuật truyền thống nhờ khả năng tái sử dụng điện tích kép trên cả hai đầu PMOS và NMOS. Việc tăng kích thước cổng NMOS trong DSPG không làm tăng đáng kể độ trễ, đồng thời cải thiện hiệu quả tiết kiệm năng lượng.

So với các nghiên cứu trước đây về CRPG và CPG, DSPG không chỉ giảm công suất tiêu thụ mà còn giữ được dữ liệu trong chế độ ngủ, điều này rất quan trọng trong các ứng dụng yêu cầu độ tin cậy cao. Ở nhiệt độ cao, DSPG vẫn duy trì hiệu quả tiết kiệm năng lượng, trong khi CRPG giảm hiệu quả do dòng rò tăng.

Dữ liệu có thể được trình bày qua biểu đồ so sánh công suất tiêu thụ theo thời gian ngủ và nhiệt độ, cũng như bảng so sánh độ trễ và kích thước cổng NMOS giữa các kỹ thuật, giúp minh họa rõ ràng ưu điểm của DSPG.

Đề xuất và khuyến nghị

1. Ứng dụng kỹ thuật DSPG trong thiết kế vi mạch tiêu thụ thấp: Các nhà thiết kế vi mạch nên áp dụng kỹ thuật DSPG cho các mạch số có yêu cầu tiết kiệm năng lượng cao, đặc biệt trong các thiết bị di động và hệ thống nhúng, nhằm giảm công suất rò hiệu quả trong chế độ ngủ.

2. Tối ưu kích thước cổng công tắc NMOS và PMOS: Cần lựa chọn kích thước cổng phù hợp để cân bằng giữa độ trễ và diện tích mạch, đảm bảo hiệu suất hoạt động không bị ảnh hưởng trong khi tiết kiệm năng lượng tối đa.

3. Mở rộng nghiên cứu áp dụng DSPG cho các mạch phức tạp hơn: Nghiên cứu nên được tiếp tục với các mạch Benchmark phức tạp như C432, C499, C880 để đánh giá hiệu quả thực tế và khả năng mở rộng của kỹ thuật DSPG trong các hệ thống lớn.

4. Phát triển công cụ mô phỏng và thiết kế hỗ trợ DSPG: Các phần mềm thiết kế vi mạch nên tích hợp các mô hình DSPG để hỗ trợ nhà thiết kế dễ dàng áp dụng kỹ thuật này trong quy trình thiết kế, giảm thời gian và chi phí phát triển.

Đối tượng nên tham khảo luận văn

1. Nhà thiết kế vi mạch và kỹ sư điện tử: Có thể áp dụng kỹ thuật DSPG để thiết kế các mạch số tiêu thụ năng lượng thấp, nâng cao hiệu quả và độ bền của sản phẩm.

2. Các nhà nghiên cứu trong lĩnh vực công nghệ bán dẫn: Tham khảo để phát triển các kỹ thuật giảm công suất rò mới, cải tiến công nghệ Power Gating và mở rộng ứng dụng trong công nghệ CMOS hiện đại.

3. Sinh viên và học viên cao học ngành Kỹ thuật Điện tử - Viễn thông: Tài liệu tham khảo hữu ích cho việc học tập, nghiên cứu chuyên sâu về thiết kế vi mạch và kỹ thuật tiết kiệm năng lượng.

4. Các công ty sản xuất chip và thiết bị điện tử: Áp dụng kết quả nghiên cứu để cải tiến sản phẩm, giảm tiêu thụ năng lượng, tăng tuổi thọ pin và nâng cao tính cạnh tranh trên thị trường.

Câu hỏi thường gặp

1. Power Gating là gì và tại sao quan trọng?
   Power Gating là kỹ thuật tắt nguồn các khối mạch không hoạt động để giảm dòng rò trong chế độ ngủ, giúp tiết kiệm năng lượng đáng kể, đặc biệt trong các thiết bị di động.

2. DSPG khác gì so với CPG và CRPG?
   DSPG sử dụng đồng thời PMOS và NMOS để tái sử dụng điện tích kép, giảm công suất rò hiệu quả hơn và giữ được dữ liệu trong chế độ ngủ, trong khi CPG và CRPG chỉ sử dụng một loại transistor và có hạn chế về bảo toàn dữ liệu.

3. Tại sao công nghệ 45 nm được chọn cho nghiên cứu?
   Công nghệ 45 nm là công nghệ bán dẫn tiên tiến với ưu điểm giảm điện áp cung cấp, tăng hiệu suất bóng bán dẫn và giảm dòng rò cổng, phù hợp cho thiết kế mạch tiêu thụ công suất thấp.

4. Kích thước cổng NMOS ảnh hưởng thế nào đến hiệu suất mạch?
   Kích thước cổng NMOS lớn giúp giảm độ trễ mạch nhưng tăng diện tích và chi phí sản xuất. Cần cân bằng kích thước để đạt hiệu suất tối ưu mà vẫn tiết kiệm năng lượng.

5. DSPG có thể áp dụng cho các mạch khác ngoài mạch cộng 32 bit không?
   Có, DSPG có thể mở rộng áp dụng cho các mạch Benchmark phức tạp và các hệ thống vi mạch khác nhằm giảm công suất rò và tiết kiệm năng lượng trong nhiều ứng dụng thực tế.

Kết luận

• Kỹ thuật Dual-Switch Power Gating (DSPG) được thiết kế và mô phỏng thành công trên mạch cộng 32 bit sử dụng công nghệ 45 nm, cho hiệu quả giảm công suất rò vượt trội so với các kỹ thuật CPG và CRPG.
• DSPG giảm công suất tiêu thụ rò rỉ lên đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với CPG, đồng thời bảo toàn dữ liệu trong chế độ ngủ.
• Kích thước cổng NMOS và PMOS được tối ưu để cân bằng giữa độ trễ và diện tích mạch, đảm bảo hiệu suất hoạt động không bị ảnh hưởng.
• Kết quả mô phỏng ở nhiệt độ 27°C và 75°C cho thấy DSPG duy trì hiệu quả tiết kiệm năng lượng ngay cả trong điều kiện nhiệt độ cao.
• Đề xuất mở rộng nghiên cứu và ứng dụng DSPG trong các mạch phức tạp hơn, đồng thời phát triển công cụ hỗ trợ thiết kế để thúc đẩy ứng dụng kỹ thuật này trong công nghiệp.

Các nhà nghiên cứu và kỹ sư thiết kế vi mạch nên áp dụng và phát triển kỹ thuật DSPG trong các dự án thiết kế mạch tiêu thụ thấp, đồng thời tiếp tục nghiên cứu mở rộng để nâng cao hiệu quả và tính ứng dụng thực tiễn.

Trích đoạn nội dung tài liệu

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM NGÀNH:KỸ THUẬT ĐIỆN TỬ-60520203 S K C0 0 4 7 2 6 Tp. Hồ Chí Minh, tháng 9/2015 Luan van BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM NGÀNH: KỸ THUẬT ĐIỆN TỬ-60520203 Hướng dẫn khoa học: TS. VÕ MINH HUÂN Tp. Hồ Chí Minh, tháng 09/2015 Luan van LÝ LỊCH KHOA HỌC I.

LÝ LỊCH SƠ LƢỢC: Họ & tên: Đào Ái Quốc Giới tính: Nữ Ngày, tháng, năm sinh: 23/06/1990 Nơi sinh: Đồng Nai Quê quán: Bà Rịa Vũng Tàu Dân tộc: Kinh Địa chỉ liên lạc: 33/1/3 Đặng Văn Bi, Khu phố 6, Phƣờng Trƣờng Thọ, Quận Thủ Đức, TP.HCM E-mail: aiquocvt@gmail. QUÁ TRÌNH ĐÀO TẠO: Hệ đào tạo: Đại học chính quy Thời gian đào tạo từ 08/2008 đến 12/2012 Nơi học (trƣờng, thành phố): Đại Học Sƣ Phạm Kỹ Thuật TP.HCM Ngành học: Công nghệ điện tử viễn thông Tên đồ án, luận án hoặc môn thi tốt nghiệp: “XÂY DỰNG HỆ THỐNG AN NINH BẰNG PHƢƠNG PHÁP NHẬN DẠNG KHUÔN MẶT” Ngày & nơi bảo vệ đồ án, luận án hoặc thi tốt nghiệp: 08/2012. Đại Học Sƣ Phạm Kỹ Thuật TP.HCM Ngƣời hƣớng dẫn: Th.S Nguyễn Ngô Lâm III. QUÁ TRÌNH CÔNG TÁC CHUYÊN MÔN KỂ TỪ KHI TỐT NGHIỆP ĐẠI HỌC: Thời gian Nơi công tác Công việc đảm nhiệm 12/2012 đến Công Ty TNHH Boeim Tech Việt Nam Kỹ sƣ 08/2013 i Luan van LỜI CAM ĐOAN Tôi cam đoan đây là công trình nghiên cứu của tôi.

Các số liệu, kết quả nêu trong luận văn là trung thực và chƣa từng đƣợc ai công bố trong bất kỳ công trình nào khác Tp. Hồ Chí Minh, ngày 18 tháng 09 năm 2015 Học viên Đào Ái Quốc ii Luan van LỜI CẢM ƠN Đề tài luận văn đã hoàn thành đúng thời gian quy định và đạt đƣợc kết quả nhƣ mong đợi. Để đạt đƣợc kết quả này, tôi xin gửi lời cảm ơn chân thành đến thầy hƣớng dẫn, thầy Võ Minh Huân. Thầy đã tận tình giúp đỡ tôi trong quá trình nghiên cứu và hoàn thành đề tài.

Bên cạnh đó, tôi cũng xin gửi lời cảm ơn đến các bạn học viên đã giúp đỡ, góp ý cho tôi trong quá trình nghiên cứu. TP HCM, Ngày 18tháng 09 năm 2015 Học viên Đào Ái Quốc iii Luan van TÓM TẮT Kỹ thuật giảm công suất dòng rò trong mạch là một vấn đề quan tâm của đa số các nghiên cứu hiện nay. Rò rỉ cao trong các mạch CMOS điện áp ngƣỡng thấp ảnh hƣởng nghiêm trọng đến việc tiêu thụ năng lƣợng.Công nghệ Power Gating đã đƣợc sử dụng để thiết kế các mạch tiêu thụ năng lƣợng thấp. Kỹ thuật Power Gating là một kỹ thuật phát triển để giảm dòng rò ở chế độ ngủ bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện áp ngƣỡng cao.

Trong luận văn này, ngƣời thực hiện sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit Carry Look Ahead. Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt đƣợc mức tiêu thụ năng lƣợng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ. Ngƣời thực hiện đã thiết kế và so sánh kỹ thuật DSPG với các kỹ thuật Power Gating thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc công suất tiêu thụnăng lƣợng rò rỉ lên 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG, giảm đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 cũng đƣợc áp dụng để so sánh và phân tích. Kết quả mô phỏng đã cho thấy kỹ thuật DSPG có hiệu quả trong việc thiết kế mạch ứng dụng công suất thấp.

Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS iv Luan van ABSTRACT Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study. High leakage in low Vth CMOS circuits severely affects consumption of energy. Power gating technology has been used to design the low power consumption circuits. Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS is configured with high threshold voltage.

In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder. By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode. The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model. With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26% in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption.

The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications. Keywords: Power gating, low power, leakage current, CMOS v Luan van MỤC LỤC Trang LÝ LỊCH KHOA HỌC. i LỜI CAM ĐOAN. ii LỜI CẢM ƠN.

vi LIỆT KÊ HÌNH. ix LIỆT KÊ BẢNG. xi LIỆT KÊ CÁC TỪ VIẾT TẮT. xii CHƢƠNG 1 .1Tổng quan về lĩnh vực nghiên cứu .2Các kết quả nghiên cứu trong và ngoài nƣớc .3Mục đích của đề tài .4Nhiệm vụ đề tài và giới hạn của đề tài .1Nhiệm vụ của đề tài.2Giới hạn của đề tài .5Phƣơng pháp nghiên cứu.1 Cấu tạo của MOSFET .2 Nguyên lý hoạt động của MOSFET .2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .8 vi Luan van 2.4 Công suất tiêu thụ của transistor CMOS .1 Dòng rò tiếp giáp (IREV) .2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) .3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) .4 Dòng rò dƣới ngƣỡng (ISUB) .5 Công nghệ Low Power .2 Tại sao phải sử dụng Low power .3 Các công nghệ Low power .6 Công nghệ Power-gating .7 Công nghệ 45 nm .19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm.1 Power Gating NMOS đơn .2 Kỹ thuật CPG với chế độ giữ .3 Kỹ thuật CRPG với chế độ giữ .4 Kỹ thuật Dual-Switch Power Gating .26 KẾT QUẢ MÔ PHỎNG .1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit .2 Kết quả mô phỏng áp dụng trên các mạch Benchmark.44 vii Luan van CHƢƠNG 5 .48 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN .48 TÀI LIỆU THAM KHẢO .52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp.

Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp. Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.2015 viii Luan van LIỆT KÊ HÌNH Trang Hình 2.1:Cấu tạo của MOSFET có sẵn kênh loại P .2:Sơ đồ nguyên lý của MOSFET .3:Sơ đồ khối mạch công 32 bit.4:Sơ đồ khối mạch Benchmark C432 .5:Sơ đồ khối mạch Benchmark C499 .6:Sơ đồ khối mạch Benchmark C880 .7:Các thành phần công suất tiêu thụ của transistor .8:Xu hƣớng tiêu thụ công suất động và rò của tổng chip theo ITRS .9:Các thành phần dòng rò trong một transistor NMOS .10:Quá trình phát triển của công nghệ Low power .1:Sơ đồ khối mô phỏng mạch .2:Power Gating NMOS đơn .3:Kỹ thuật Convensional Power Gating .4:Kỹ thuật Charge Recycling Power Gating .5:Kỹ thuật Dual-Switch Power Gating .1:So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG .2:Mạch sử dụng kỹ thuật CPG trên Candence .3:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG trên Candence .5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence.6:Mạch sử dụng kỹ thuật DSPG trên Candence.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence.8:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm .34 ix Luan van Hình 4.9:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 45 nm .10:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 32 nm .11:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 32 nm .12:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 22 nm .13:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 22 nm .14:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 16 nm .15:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 16 nm .16:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 .17:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 .18:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880. 46 x Luan van LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi thay đổi kích thƣớc cổng công tắc NMOS .2: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 270C .3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 750C .4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 45 nm PTM.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 45 nm PTM.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 32 nm PTM.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 32 nm PTM.