I. Tổng quan về lĩnh vực nghiên cứu
Công suất tiêu thụ là một yếu tố quan trọng trong thiết kế vi mạch, bên cạnh chi phí và tốc độ. Khi kích thước transistor giảm, công suất rò trở thành một vấn đề đáng kể, ảnh hưởng đến tổng công suất tiêu thụ của vi mạch. Đặc biệt, trong các thiết bị di động, dòng rò có thể làm giảm thời gian sử dụng pin. Kỹ thuật Power Gating đã được phát triển để giảm dòng rò trong chế độ ngủ bằng cách tắt các PMOS hoặc NMOS. Việc áp dụng công nghệ 45nm trong thiết kế mạch giúp tối ưu hóa hiệu suất và giảm thiểu công suất rò.
II. Các kết quả nghiên cứu trong và ngoài nước
Nhiều nghiên cứu đã được thực hiện về các kỹ thuật Power Gating. Các tác giả như Ehsan Pakbaznia và Massoud Pedram đã giới thiệu khái niệm Charge recycling trong mạch MTCMOS. Kỹ thuật CPG và CRPG cũng đã được nghiên cứu để giảm công suất rò. Tuy nhiên, các nghiên cứu trong nước về lĩnh vực này còn hạn chế. Đề tài này nhằm phát triển kỹ thuật Dual-Switch Power Gating (DSPG), một phương pháp mới để giảm công suất rò trong vi mạch số, đặc biệt là trong các mạch cộng 32 bit.
III. Mục đích của đề tài
Mục tiêu của đề tài là thiết kế và mô phỏng các mạch tiêu thụ công suất thấp bằng cách sử dụng kỹ thuật DSPG. Kỹ thuật này được áp dụng trên mạch cộng 32 bit nhằm giảm thiểu công suất rò trong thời gian ngủ. Việc so sánh giữa các kỹ thuật đã xuất bản và kỹ thuật mới sẽ giúp xác định hiệu quả của DSPG trong việc tiết kiệm năng lượng và chi phí cho người sử dụng.
IV. Phương pháp nghiên cứu
Phương pháp nghiên cứu bao gồm việc tìm hiểu về CMOS, sử dụng phần mềm mô phỏng Cadence để thiết kế mạch. Các kỹ thuật Power Gating như CPG, CRPG, và DSPG sẽ được áp dụng cho mạch cộng 32 bit. Kết quả mô phỏng sẽ được phân tích và so sánh để đưa ra đánh giá về hiệu quả của các kỹ thuật này trong việc giảm công suất rò.
V. Kết quả mô phỏng
Kết quả mô phỏng cho thấy kỹ thuật DSPG có khả năng giảm công suất rò lên đến 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG. So với CPG, mức giảm có thể lên đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài. Các mạch benchmark như C432, C499, C880 cũng được áp dụng để phân tích và so sánh, cho thấy DSPG là một kỹ thuật hiệu quả trong thiết kế mạch ứng dụng công suất thấp.
