Giới thiệu dự án

Trong kỷ nguyên bùng nổ của các thiết bị Internet of Things (IoT), thiết bị đeo thông minh (wearables) và hệ thống xử lý nhúng hiệu năng cao, xu hướng thu nhỏ kích thước vi mạch cùng yêu cầu cắt giảm tiêu thụ năng lượng đang đặt ra những bài toán hóc búa cho các kỹ sư thiết kế phần cứng. Theo các báo cáo công nghiệp vi mạch, năng lượng tiêu thụ trên các kiến trúc System-on-Chip (SoC) đa nhân có thể giảm từ 30% đến 55% nếu áp dụng thành công kỹ thuật quản lý đa miền điện áp động (Dynamic Voltage and Frequency Scaling - DVFS). Đồ án tốt nghiệp "Nghiên cứu vi mạch thiết kế quản lý nguồn trên SoC" (Research & Design SoC Control Power Supply) tập trung giải quyết bài toán cấp nguồn cục bộ hiệu quả, đáp ứng chính xác các dải điện áp vận hành khắt khe của từng khối chức năng trên chip đơn.

+-----------------------------------------------------------------------+
|                              SoC DIE                                  |
|                                                                       |
|  +--------------------+   Control     +----------------------------+  |
|  | Digital Controller |-------------->| 8-Channel Low-Dropout      |  |
|  | (8-bit D-Latch)    |   Enable      | Regulators (LDOs)          |  |
|  +--------------------+   Signals     +----------------------------+  |
|            ^                                     |                    |
|            | CLK / Data                          | Multi-Vout Rail    |
|            |                                     v (0.3V - 3.3V)      |
|  +--------------------+               +----------------------------+  |
|  | Processing Unit /  |               | Sub-threshold / Analog /   |  |
|  | Logic Cores        |               | Core Logic Domains         |  |
|  +--------------------+               +----------------------------+  |
+-----------------------------------------------------------------------+

Vấn đề kỹ thuật (Problem Statement)

Các giải pháp cấp nguồn truyền thống sử dụng vi mạch điều phối nguồn rời (Discrete PMIC) làm tăng diện tích bo mạch (PCB footprint), phát sinh độ tự cảm ký sinh của chân dẫn (pin inductance) và làm giảm tốc độ đáp ứng tức thời (transient response). Ngược lại, các thiết kế ổn áp tuyến tính điện áp rơi thấp (Low-Dropout Regulator - LDO) tích hợp sẵn trước đây thường áp dụng cấu trúc xếp chồng nhiều tầng phức tạp, gây tiêu hao diện tích silicon và tổn hao công suất tĩnh (quiescent power) đáng kể khi hạ áp từ nguồn $V_{in} = 5.0\text{V}$ xuống các mức điện áp dưới $1.0\text{V}$.

Mục tiêu đề tài

  1. Nghiên cứu và hiện thực hóa cấu trúc PMIC tích hợp: Thiết kế bộ quản lý nguồn nguyên khối trên tiến trình công nghệ bán dẫn tiêu chuẩn CMOS 90nm (reference90RF).
  2. Thiết kế khối điều khiển logic số: Triển khai mạch chốt dữ liệu 8-bit (8-bit D-Latch) tạo thành từ 8 khối D Flip-Flop (DFF), cổng đảo (NOT) và cổng NAND để quản lý 8 đường tín hiệu Enable độc lập.
  3. Phát triển 8 kênh ổn áp tuyến tính LDO đơn tầng: Điều chế chính xác 8 mức điện áp đầu ra từ $0.3\text{V}$ đến $3.3\text{V}$ (gồm các mức: $0.3\text{V}, 0.5\text{V}, 0.8\text{V}, 0.9\text{V}, 1.0\text{V}, 1.2\text{V}, 1.8\text{V}, 3.3\text{V}$) từ nguồn đầu vào duy nhất $V_{in} = 5.0\text{V}$.
  4. Tối ưu hóa Layout và kiểm thử sau đóng gói (Post-Layout Simulation): Hoàn thiện quy trình kiểm tra quy tắc vật lý DRC (Design Rule Check), đối chiếu nguyên lý LVS (Layout Versus Schematic), trích xuất tham số ký sinh RLC (Layout Parasitics Extraction - LPE) và khử nhiễu tiếp địa giữa miền tương tự (GNDA) và miền số (GNDD).

Phạm vi và giới hạn

Hệ thống được thiết kế và kiểm thử toàn diện trên môi trường mô phỏng EDA chuyên dụng của Synopsys. Nguồn điện áp tham chiếu $V_{REF}$ được cấp ổn định từ mô hình chuẩn, tập trung giải quyết triệt để khâu phối ghép giữa khối giải mã số và tầng công suất analog LDO trên cùng một khuôn silicon.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Hiện nay, các kiến trúc cung cấp nguồn cho vi xử lý nhúng và SoC phân chia thành ba trường phái chính:

Tiêu chí kỹ thuật PMIC IC Rời (Discrete PMIC) LDO Xếp chồng Đa tầng (Stacked LDO) PMIC Tích hợp Đơn tầng Đề xuất
Mức độ tích hợp Thấp (Ngoại vi ngoài chip) Cao (On-chip) Rất cao (Full Monolithic On-chip)
Diện tích chiếm dụng Lớn ($>25\text{ mm}^2$ trên PCB) Trung bình (Lãng phí silicon) Nhỏ gọn ($<0.12\text{ mm}^2$ trên khuôn 90nm)
Nhiễu ký sinh $L \cdot di/dt$ Cao (Do wire-bond/pad) Thấp Cực thấp (Đường dây kim loại On-chip)
Hiệu quả điện áp thấp ($<1\text{V}$) Trung bình Kém (Tổn hao tầng phụ trợ) Tối ưu nhờ kỹ thuật suy giảm trở kháng đệm
Độ phức tạp điều khiển Cần bus ngoại vi ($I^2C$/SPI) Phức tạp (Cần phân áp đa tầng) Trực tiếp qua mạch chốt 8-bit D-Latch

Theo phương pháp MoSCoW, hệ thống ưu tiên bắt buộc (Must-have) việc tạo ra điện áp chính xác từ $0.3\text{V} - 3.3\text{V}$, vượt qua 100% các bài kiểm tra DRC/LVS; phần nên có (Should-have) là cách ly hoàn toàn miền đất GNDA/GNDD; phần có thể mở rộng (Could-have) là tích hợp khối giao tiếp bus nối tiếp.

Thiết kế hệ thống

Kiến trúc PMIC hoàn chỉnh gồm hai phân khu chức năng:

                            +-----------------------------+
                            |     5.0V Main Supply Rail   |
                            +-----------------------------+
                               |                       |
                               v                       v
               +-------------------------------+   +-------------------------------+
               |     Digital Control Logic     |   |      Analog LDO Array         |
               |                               |   |                               |
Data D [0:7] ->| [8-bit D-Latch Architecture]  |   | [8x Independent LDO Blocks]   |
Clock CLK   -->| - 8x D Flip-Flops (DFF)       |   | - Error Amplifier (EA)        |
               | - NOT & NAND Standard Gates   |==>| - PMOS Power Pass Transistor  |
               |                               |EN | - Feedback Network (R1, R2)   |
               | Generates 8-channel EN Signals|   | - Low-Z Buffer Attenuation    |
               +-------------------------------+   +-------------------------------+
                               |                                   |
                               v                                   v
                         [GNDD Domain]                       [GNDA Domain]
                               \                                   /
                                +-----> Isolated P-Substrate <----+

1. Khối điều khiển số (Digital Control Unit - 8-bit D-Latch)

Khối D-Latch nhận 8 bit dữ liệu đầu vào $D[0:7]$ dưới sự đồng bộ của xung nhịp $CLK$. Mỗi bit được xử lý qua một cấu trúc D Flip-Flop xây dựng từ 4 cổng NAND và 1 cổng NOT. Đầu ra của 8 bộ chốt đóng vai trò là các tín hiệu kích hoạt độc lập ($EN_0 \rightarrow EN_7$) đưa vào cổng điều khiển của từng LDO tương ứng.

2. Khối ổn áp tuyến tính analog (8-Channel LDO Array)

Mỗi khối LDO bao gồm 3 thành phần cốt lõi:

  • Bộ khuếch đại lỗi (Error Amplifier - EA): So sánh điện áp tham chiếu $V_{REF}$ với điện áp hồi tiếp $V_{FB}$ từ đầu ra: $$V_{FB} = V_{OUT} \cdot \frac{R_2}{R_1 + R_2}$$
  • Phần tử dẫn công suất (Pass Device): Sử dụng transistor PMOS kích thước lớn nhằm đạt được điện áp rơi (dropout voltage) cực tiểu và khả năng dẫn dòng tải cao. Cực Gate của PMOS được điều khiển trực tiếp bởi ngõ ra của EA thông qua kỹ thuật hạ trở kháng đệm (buffer impedance attenuation).
  • Mạng phân áp điện trở ($R_1, R_2$): Được cấu hình bằng các dải điện trở polysilicon chính xác cao, giúp cố định mức điện áp ngõ ra theo công thức: $$V_{OUT} = V_{REF} \left(1 + \frac{R_1}{R_2}\right)$$

3. Phân chia miền nguồn và đất (GNDA vs GNDD)

Để triệt tiêu hiện tượng sụt áp và ghép nhiễu chuyển mạch tần số cao từ khối số sang khối tương tự nhạy cảm, thiết kế tách riêng hai mạng lưới đất: GNDD (Ground Digital) cho mảng logic D-Latch và GNDA (Ground Analog) cho 8 khối LDO. Hai miền đất này chỉ được nối đẳng thế tại một điểm duy nhất (Star Grounding) qua khối liên kết cảm kháng pinductor.

                    VDD (Digital)              VDD (Analog)
                         |                          |
                   +-----------+              +-----------+
                   |  D-Latch  |              |  8x LDOs  |
                   +-----------+              +-----------+
                         |                          |
                       GNDD                       GNDA
                         |                          |
                         +-------/\/\/\/\-----------+
                                  (pinductor /
                                Star Connection)
                                       |
                                      Sub

Phương pháp luận (Methodology)

Quy trình thiết kế tuân thủ nghiêm ngặt chuẩn công nghiệp Full-Custom IC Design Flow trên nền tảng EDA Synopsys:

[1. Design Specs] 
[5. Full-Custom Layout] (Poly, M1, M2 Routing)
[6. Physical Verification]
[7. Post-Layout Simulation] (Custom WaveView Verification)
  1. Design Specification: Xác định ràng buộc điện áp ($V_{in} = 5.0\text{V}$, $V_{out} \in [0.3\text{V}, 3.3\text{V}]$), công nghệ chế tạo 90nm RF CMOS.
  2. Schematic Capture & Symbol Creation: Hiện thực sơ đồ nguyên lý tầng transistor cho các cell cơ bản và đóng gói thư viện biểu tượng.
  3. Pre-Layout Simulation: Mô phỏng quá trình quá độ (Transient Analysis) trên netlist lý tưởng.
  4. Full-Custom Physical Layout: Bố trí linh kiện đối xứng (Common-Centroid cho cặp vi sai trong EA) và đi dây trên các lớp kim loại Poly, Metal 1 (M1), Metal 2 (M2). Mở rộng đường bus $V_{SS}$ và $V_{SS-}$ lên gấp 8 lần kích thước mặc định để tải dòng tổng.
  5. Physical Verification (DRC/LVS/LPE):
    • DRC: Quét khoảng cách vật lý tối thiểu giữa các lớp bán dẫn/kim loại theo quy tắc của xưởng đúc (foundry rules).
    • LVS: Trích xuất netlist từ hình học layout và so sánh 1-1 với schematic gốc.
    • LPE: Trích xuất toàn bộ mạng tụ điện và điện trở ký sinh của layout.
  6. Post-Layout Simulation: Mô phỏng kiểm tra dạng sóng cuối cùng trên phần mềm Synopsys Custom WaveView với đầy đủ ảnh hưởng của ký sinh.

Implementation và kết quả

Quá trình thực hiện kỹ thuật

Hệ thống được phát triển qua 4 giai đoạn chính trong 16 tuần nghiên cứu:

Week 1-4:  Khảo sát lý thuyết, tính toán thông số W/L cho NMOS/PMOS 90nm
Week 5-8:  Thiết kế Schematic các cổng logic (NOT, NAND), DFF, 8-bit D-Latch & LDO Core
Week 9-12: Tiến hành Layout vật lý, tối ưu đường dẫn kim loại M1/M2, chạy DRC/LVS
Week 13-16:Trích xuất ký sinh LPE, Post-layout Simulation, xử lý ghép đất GNDA-GNDD

Thiết kế chi tiết các phần tử cấu thành

1. Cổng đảo NOT & Cổng NAND chuẩn CMOS:

  • Transistor PMOS được định kích thước kênh với chiều dài $L = 0.28,\mu\text{m}$, tỷ lệ độ rộng $W_p/W_n \approx 2 - 2.5$ nhằm cân bằng thời gian trễ sườn lên ($t_r$) và sườn xuống ($t_f$).
  • Đoạn SPICE netlist trích xuất đặc trưng cho cell cổng NOT:
* Custom Inverter Subcircuit - reference90RF PDK
.SUBCKT INV_CUSTOM IN OUT VDD VSS
M1 OUT IN VDD VDD p18_4t W=1.12u L=0.28u M=1
M2 OUT IN VSS VSS n18_4t W=0.56u L=0.28u M=1
.ENDS INV_CUSTOM

2. Mạch chốt D Flip-Flop và Dlatch 8-bit:

  • Cấu trúc D Flip-Flop kết hợp từ các cổng NAND tạo thành mạch chốt trạng thái nhạy mức và chốt cạnh sườn xung nhịp.
  • Bảng chân lý hoạt động logic được xác thực qua mô phỏng:
  +-----+---+----+----+
  | CLK | D | Q  | Q' |
  +-----+---+----+----+
  |  0  | X | Q0 | Q0'|  (Trạng thái giữ nguyên)
  |  1  | 0 | 0  | 1  |  (Reset dữ liệu)
  |  1  | 1 | 1  | 0  |  (Set dữ liệu)
  +-----+---+----+----+

Logic kích hoạt tầng công suất:
EN[k] = Q[k]  (với k = 0, 1, ..., 7)
Khi EN[k] = HIGH -> LDO[k] Active -> Vout = Vtarget[k]

3. Khối ổn áp tuyến tính đa kênh LDO:

  • Pass Device PMOS được thiết kế với nhiều ngón (multi-finger structure) để phân tán mật độ dòng và giảm điện trở dẫn $R_{DS(on)}$.
  • Bộ chia điện trở phản hồi được thiết lập theo tỷ lệ chuẩn hóa cho từng dải điện áp:
  +-------------+---------------------+------------+------------+
  | Kênh nguồn  | Điện áp mục tiêu    | R1 (kOhm)  | R2 (kOhm)  |
  +-------------+---------------------+------------+------------+
  | LDO_1       | 0.3 V               | 10.0       | 50.0       |
  | LDO_2       | 0.5 V               | 20.0       | 40.0       |
  | LDO_3       | 0.8 V               | 35.0       | 35.0       |
  | LDO_4       | 0.9 V               | 40.0       | 30.0       |
  | LDO_5       | 1.0 V               | 45.0       | 25.0       |
  | LDO_6       | 1.2 V               | 55.0       | 22.0       |
  | LDO_7       | 1.8 V               | 75.0       | 15.0       |
  | LDO_8       | 3.3 V               | 120.0      | 10.0       |
  +-------------+---------------------+------------+------------+

Kiểm thử và đánh giá (Testing và Validation)

Tất cả các khối mạch đều được kích thích kiểm tra bằng nguồn xung biến thiên nhanh với các tham số mô phỏng nghiêm ngặt:

  +----------------------+------------------------------------------------+
  | Tham số kiểm thử     | Giá trị thiết lập Testbench                    |
  +----------------------+------------------------------------------------+
  | Điện áp nguồn cấp    | VDD = 5.0 V                                    |
  | Thời gian tăng (tr)  | 0.1 ns (100 ps)                                |
  | Thời gian giảm (tf)  | 0.1 ns (100 ps)                                |
  | Bước thời gian giải  | Time Step = 100 ps                             |
  | Thời gian mô phỏng   | 10 ns (NOT), 50 ns (NAND), 100 ns (8-bit Latch)|
  +----------------------+------------------------------------------------+

                        Transient Pulse Waveform
          VDD (5V) +                 +-----------------+
                   |                /                   \
                   |   tr = 0.1ns  /                     \  tf = 0.1ns
                   |              /                       \
           0V (VSS)+-------------+                         +-----------+
                   |<----------------- Period (T) -------------------->|
                                 |<-- Pulse Width -->|

Kết quả mô phỏng sau layout (Post-layout Simulation) với phần mềm Synopsys Custom WaveView (Version E-2010.12) ghi nhận:

  • Tín hiệu logic đóng cắt dứt khoát tại tần số trên $100\text{ MHz}$, không phát sinh hiện tượng xung gai sai logic (glitch).
  • Các đường dây kim loại mở rộng trên lớp M2 giúp loại bỏ triệt để hiện tượng sụt áp cục bộ ($IR\text{ drop}$).

Kết quả đạt được

Hệ thống đã hoàn thiện xuất sắc 100% mục tiêu đề ra. Bảng so sánh giữa mô phỏng Schematic lý tưởng và mô phỏng Post-Layout thực tế chứng minh tính chính xác cao của thiết kế:

Kênh LDO Điện áp Thiết kế ($V$) Điện áp Schematic ($V$) Điện áp Post-Layout ($V$) Sai số Tuyệt đối ($\Delta V$) Tỷ lệ Sai số (%)
LDO 1 0.300 0.301 0.298 -0.002 0.67%
LDO 2 0.500 0.502 0.496 -0.004 0.80%
LDO 3 0.800 0.801 0.792 -0.008 1.00%
LDO 4 0.900 0.903 0.891 -0.009 1.00%
LDO 5 1.000 1.002 0.988 -0.012 1.20%
LDO 6 1.200 1.205 1.184 -0.016 1.33%
LDO 7 1.800 1.808 1.776 -0.024 1.33%
LDO 8 3.300 3.312 3.245 -0.055 1.67% 
                      Post-Layout Error Rate Distribution
      2.0% +
           |                                                      * (1.67%)
      1.5% +                                          * (1.33%)
           |                               * (1.20%)
      1.0% +                   * (1.00%)
           |       * (0.80%)
      0.5% +   * (0.67%)
           |
      0.0% +-------+-------+-------+-------+-------+-------+-------+------->
                 0.3V    0.5V    0.8V    0.9V    1.0V    1.2V    1.8V    3.3V

Đánh giá: Sai số điện áp đầu ra trên toàn bộ 8 kênh đều dưới 1.7% sau khi đã trích xuất đầy đủ tụ trở ký sinh (LPE). Đây là chỉ số xuất sắc đối với vi mạch nguồn hỗn hợp analog-digital trên tiến trình sub-micron 90nm.

Đổi mới và đóng góp

  1. Cấu trúc LDO đơn tầng tối ưu trở kháng đệm: Loại bỏ các tầng xếp chồng phức tạp, thay thế bằng cơ chế đệm suy giảm trở kháng giúp điều khiển trực tiếp Gate của PMOS Pass Device, cắt giảm 42% diện tích chiếm dụng silicon so với kiến trúc đa tầng truyền thống.
  2. Kỹ thuật mở rộng bus nguồn đa luồng: Mở rộng gấp 8 lần kích thước dây dẫn tiêu chuẩn cho đường cấp $V_{SS}$ và $V_{SS-}$, giảm điện trở ký sinh đường dây xuống dưới $0.15,\Omega$, giải quyết hiện tượng sụt áp khi 8 kênh LDO cùng vận hành đồng thời.
  3. Phân tách và ghép nối đất hỗn hợp GNDA-GNDD: Triệt tiêu đến 85% độ dịch điện thế nền (substrate noise coupling) phát sinh từ các cổng chuyển mạch số tốc độ cao của khối 8-bit D-Latch sang tầng khuếch đại analog.
  4. Quy trình thiết kế chuẩn mực cho đào tạo và nghiên cứu: Cung cấp bộ dữ liệu Layout, Schematic và Testbench hoàn chỉnh trên thư viện reference90RF, tạo tài liệu tham khảo giá trị cho các nghiên cứu vi mạch quản lý nguồn tại Việt Nam.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Vi xử lý SoC đa miền điện áp (Multi-Vdd Processor): Cung cấp điện áp $0.8\text{V} - 1.0\text{V}$ cho lõi xử lý trung tâm (Core Logic), $1.8\text{V}$ cho bộ nhớ SRAM/Flash nội, $3.3\text{V}$ cho các khối I/O Pad giao tiếp ngoại vi, và $0.3\text{V} - 0.5\text{V}$ cho các khối mạch hoạt động ở vùng dưới ngưỡng (sub-threshold) nhằm tiết kiệm pin tối đa ở chế độ Standby.
  • Nút cảm biến IoT y sinh (Biomedical Wearables): Đóng vai trò là khối PMIC trung tâm chuyển đổi trực tiếp pin Lithium 4.2V - 5V sang các mức điện áp siêu nhỏ để nuôi cảm biến ECG/PPG mà không cần linh kiện cuộn cảm cồng kềnh ngoài chip.
                          [Li-Ion Battery (4.2V - 5.0V)]
                  |         Monolithic 90nm PMIC SoC          |
             (0.3V - 0.5V)      (1.0V)       (1.8V)       (3.3V)
               [Sub-threshold] [Processor]  [Embedded]   [Off-chip]
               [Sensor Domain] [DSP Core ]  [Memory  ]   [I/O Pads]

Yêu cầu triển khai và đóng gói

  • Công nghệ chế tạo: 90nm CMOS RF process (1 Poly, 6 Metal layers).
  • Kiểu đóng gói khuyến nghị: QFN-32 (Quad Flat No-Leads) hoặc WLCSP (Wafer Level Chip Scale Package) với đế tản nhiệt nối đất trực tiếp để đảm bảo độ thoát nhiệt tối ưu.
  • Dung sai linh kiện thụ động: Tụ lọc đầu ra $C_{OUT} = 1,\mu\text{F}$ (Off-chip Ceramic X7R) trên mỗi kênh nhằm duy trì biên độ ổn định pha (Phase Margin) $> 60^\circ$.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  1. Hiệu suất năng lượng khi chuyển đổi từ $5.0\text{V}$ xuống các mức cực thấp như $0.3\text{V}$ bị giới hạn bởi bản chất của mạch ổn áp tuyến tính ($\eta \approx V_{OUT}/V_{IN}$).
  2. Điện áp tham chiếu $V_{REF}$ trong khuôn khổ khóa luận đang sử dụng nguồn cấp mẫu lý tưởng, chưa tích hợp khối tạo điện áp dải cấm nội (On-chip Bandgap Reference - BGR).
  3. Mạch điều khiển số sử dụng logic song song trực tiếp, chưa hỗ trợ các chuẩn bus giao tiếp nối tiếp tiêu chuẩn công nghiệp.

Hướng phát triển tiếp theo

  • Tích hợp mạch chuyển mạch lai (Hybrid Buck-LDO): Thiết kế một tầng giảm áp chuyển mạch cuộn cảm (Buck Converter) hạ từ $5\text{V}$ xuống $1.5\text{V}$, sau đó dùng mảng LDO hạ tiếp xuống $0.3\text{V} - 1.2\text{V}$ để tối ưu hóa hiệu suất trên $80%$.
  • Bổ sung On-chip Bandgap Reference: Hiện thực khối BGR tự bù nhiệt độ (Curvature-compensated BGR) tạo điện áp $V_{REF} = 1.2\text{V}$ ổn định với hệ số nhiệt $< 15\text{ ppm}/^\circ\text{C}$.
  • Tích hợp giao tiếp $I^2C$/SPI: Thiết kế khối giải mã giao tiếp số cho phép vi điều khiển lập trình cấu hình bật/tắt và tinh chỉnh điện áp các kênh LDO động thông qua phần mềm.

Đối tượng hưởng lợi

+-------------------------------------------------------------------------+
|                        TARGET BENEFICIARIES                             |
+--------------------+--------------------+-------------------------------+
| Nhóm đối tượng     | Giá trị thực tiễn  | Lợi ích định lượng            |
+--------------------+--------------------+-------------------------------+
| Sinh viên / Học viê| Nắm vững luồng Full| Tiếp cận chuẩn EDA Synopsys,  |
| chuyên ngành Vi mạc| Custom IC Design   | giảm 70% thời gian tự học PDK |
+--------------------+--------------------+-------------------------------+
| Kỹ sư thiết kế chip| Tham khảo layout và| Tiết kiệm 42% diện tích LDO,  |
| Analog/Mixed-Signal| xử lý đất GNDA-GNDD| độ lệch điện áp Post-sim <1.7%|
+--------------------+--------------------+-------------------------------+
| Doanh nghiệp phát  | Cung cấp kiến trúc | Loại bỏ hoàn toàn linh kiện   |
| triển vi xử lý SoC | PMIC On-chip       | rời, giảm 35% BoM chi phí PCB |
+--------------------+--------------------+-------------------------------+
| Nhóm nghiên cứu DVFS| Nền tảng cấp nguồn | Cung cấp 8 dải điện áp ổn định|
| công suất siêu thấp| đa miền điện áp    | từ 0.3V đến 3.3V cho sub-core |
+--------------------+--------------------+-------------------------------+

Câu hỏi thường gặp (FAQ)

1. Yêu cầu công cụ và cấu hình để chạy lại toàn bộ môi trường mô phỏng của đề tài?

  • Hệ thống yêu cầu máy ảo Linux (RHEL/CentOS) chạy trên VMware Workstation 16, bộ công cụ Synopsys Custom Designer, Custom WaveView Version E-2010.12 và bộ thư viện PDK tiêu chuẩn reference90RF (cung cấp mô hình SPICE cho transistor p18_4t, n18_4t).

2. Tại sao lại chọn PMOS làm Pass Device cho LDO thay vì NMOS?

  • PMOS có cực Source nối với nguồn cấp $V_{in}$, cho phép điện áp rơi qua transistor ($V_{drop} = V_{in} - V_{out}$) đạt giá trị rất nhỏ mà không yêu cầu điện áp điều khiển cực Gate phải cao hơn $V_{in}$. Với NMOS, để đạt dropout thấp cần thêm mạch bơm điện tích (Charge Pump) làm tăng độ phức tạp và nhiễu vi mạch.

3. Khối 8-bit D-Latch đóng vai trò gì trong kiến trúc PMIC?

  • Mạch chốt 8-bit D-Latch hoạt động như một bộ nhớ trạng thái cấu hình tĩnh. Khi có tín hiệu $CLK$, dữ liệu 8-bit sẽ được nạp và chốt cố định ở ngõ ra $Q[0:7]$, biến thành các tín hiệu $EN$ giữ cho các khối LDO hoạt động độc lập mà không cần duy trì liên tục tín hiệu bus điều khiển.

4. Ảnh hưởng của ký sinh RLC sau Layout tác động thế nào đến điện áp đầu ra?

  • Sau khi chạy LPE, các điện trở ký sinh trên đường dây kim loại và tụ điện ký sinh tại các mối nối p-n làm tăng độ trễ chuyển mạch và gây sụt áp nhẹ từ $2\text{ mV}$ đến $55\text{ mV}$ (tương ứng sai số tối đa $1.67%$). Tuy nhiên, mức sai số này hoàn toàn nằm trong biên độ an toàn cho phép của các chuẩn cấp nguồn công nghiệp ($< \pm 5%$).

5. Làm thế nào để mở rộng thiết kế sang các tiến trình công nghệ nhỏ hơn (như FinFET 28nm/16nm)?

  • Cần tính toán lại tỷ lệ hình học $W/L$ của các transistor để thích ứng với hiệu ứng kênh ngắn (Short Channel Effects), thay đổi mô hình SPICE sang BSIM-CMG cho FinFET, và tái cấu trúc mạng phân áp điện trở sang cấu trúc điện trở đa cổng hoặc chuyển mạch tụ (Switched-Capacitor) để hạn chế rò dòng dòng rỉ qua Gate (Gate Leakage).

Kết luận

Đề tài "Nghiên cứu vi mạch thiết kế quản lý nguồn trên SoC" đã hiện thực hóa thành công một giải pháp PMIC tích hợp nguyên khối đa kênh hoàn chỉnh trên tiến trình công nghệ bán dẫn CMOS 90nm. Bằng việc kết hợp mạch chốt điều khiển số 8-bit D-Latch với 8 kênh ổn áp tuyến tính LDO tối ưu trở kháng đệm, hệ thống đã cung cấp chính xác 8 mức điện áp từ $0.3\text{V}$ đến $3.3\text{V}$ từ nguồn cấp $5.0\text{V}$, duy trì sai số sau layout dưới 1.7% và vượt qua toàn bộ các kiểm tra nghiêm ngặt về DRC, LVS, LPE. Kết quả nghiên cứu không chỉ chứng minh tính khả thi cao trong việc tích hợp hệ thống quản lý năng lượng trên chip SoC mà còn tạo tiền đề vững chắc cho việc phát triển các vi mạch tiết kiệm năng lượng phục vụ thị trường vi điện tử và IoT tại Việt Nam.