Giới thiệu dự án

Trong kỷ nguyên vi điện tử hiện đại và thiết kế vi mạch tích hợp quy mô siêu lớn (VLSI - Very Large Scale Integration), bài toán tối ưu hóa năng lượng và tốc độ xử lý là thách thức trọng tâm hàng đầu. Theo các báo cáo kỹ thuật ngành công nghiệp bán dẫn từ ITRS (International Technology Roadmap for Semiconductors), mạng lưới phân phối xung đồng hồ (Clock Network) và các phần tử lưu trữ tuần tự (Sequential Elements) chiếm từ 30% đến 70% tổng công suất tiêu thụ của một hệ thống trên chip (SoC - System on Chip). Trong đó, D Flip-Flop (D-FF) là khối phần tử nhớ cơ bản cốt lõi cấu thành nên thanh ghi (Registers), bộ đếm (Counters), bộ nhớ đệm (Pipelines) và các khối xử lý số học (ALU).

+-----------------------------------------------------------------------+
|                       TỔNG CÔNG SUẤT HỆ THỐNG SoC                     |
|                                                                       |
|  +-------------------------------------+  +------------------------+  |
|  |   MẠNG PHÂN PHỐI XUNG ĐỒNG HỒ &     |  |   KHỐI LOGIC TỔ HỢP    |  |
|  |       PHẦN TỬ TUẦN TỰ (D-FF)        |  |     (Combinational)    |  |
|  |              30% - 70%              |  |        30% - 70%       |  |
|  +-------------------------------------+  +------------------------+  |
+-----------------------------------------------------------------------+

Vấn đề kỹ thuật (Problem Statement)

Các cấu trúc Flip-Flop Master-Slave truyền thống sử dụng cổng truyền (Transmission Gate) hoặc cổng logic tĩnh (Static NAND/NOR) thường gặp phải các hạn chế nghiêm trọng:

  • Tải điện dung xung đồng hồ lớn (High Clock Load): Đòi hỏi tạo ra cả hai tín hiệu xung nhịp bù pha ($CLK$ và $\overline{CLK}$), làm tăng gấp đôi tải trên mạng clock và tiêu hao năng lượng chuyển mạch ($P_{switching}$).
  • Độ trễ lan truyền lớn ($t_{C-Q}$ Propagation Delay): Tín hiệu phải đi qua nhiều tầng logic nối tiếp, làm gia tăng thời gian trễ từ cạnh xung kích đến ngõ ra ($t_{pd}$), giảm tần số hoạt động cực đại ($f_{max}$) của đường ống xử lý (Data Pipeline).
  • Dòng rò tĩnh (Subthreshold Leakage Current) tại tiến trình dưới micro: Khi thu nhỏ kích thước hình học xuống tiến trình công nghệ bán dẫn 90nm, hiện tượng rò kênh dẫn ($I_{sub}$) và rò điện môi cổng ($I_{gate}$) trở nên chiếm ưu thế.

Mục tiêu đề tài

Đồ án "Thiết kế D-FF hiệu năng cao" do sinh viên Nguyễn Thái Minh thực hiện dưới sự hướng dẫn của ThS. Lê Minh Thành tại Trường Đại học Sư phạm Kỹ thuật TP.HCM (HCMUTE) hướng đến các mục tiêu cụ thể:

  1. Nghiên cứu lý thuyết và thiết kế 5 cấu trúc D-FF tiêu biểu: Single Edge-Triggered D-FF (SET D-FF), Dual Edge-Triggered D-FF (DET D-FF), True Single-Phase-Clock D-FF (TSPC D-FF), Clocked CMOS D-FF ($C^2\text{MOS}$ D-FF), và Semi-Dynamic D-FF (SDFF).
  2. Tối ưu hóa kích thước hình học transistor ($W/L$) trên tiến trình công nghệ CMOS 90nm (GPDK 90nm) với điện áp nguồn danh định $V_{DD} = 1.0\text{V} - 1.2\text{V}$.
  3. Mô phỏng, kiểm chứng chức năng logic tích hợp các ngõ điều khiển bất đồng bộ Set/Reset.
  4. Đo đạc và định lượng các thông số hiệu năng: Công suất tiêu thụ trung bình ($P_{total}$), công suất động ($P_{dynamic}$), công suất tĩnh ($P_{static}$), độ trễ truyền dẫn ($t_{pdr}, t_{pdf}, t_r, t_f$), và chỉ số tích công suất - độ trễ (PDP - Power-Delay Product).

Phương pháp tiếp cận và Phạm vi nghiên cứu

  • Phương pháp tiếp cận: Sử dụng logic truyền (Pass-Transistor Logic - PTL) kết hợp kỹ thuật tiền nạp động (Precharge Dynamic Logic) và điều khiển đơn pha để loại bỏ biến tần đảo clock, từ đó giảm số lượng linh kiện và điện dung ký sinh tại các nút chuyển mạch.
  • Phạm vi & Giới hạn: Thiết kế ở mức sơ đồ nguyên lý (Schematic Level) trên môi trường Cadence Virtuoso EDA, phân tích đáp ứng quá độ (Transient Analysis) bằng bộ mô phỏng Cadence Spectre trên thư viện công nghệ CMOS 90nm ở dải tần số kiểm thử chuẩn $500\text{ MHz} - 1\text{ GHz}$.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong thiết kế vi mạch số, việc lựa chọn cấu trúc phần tử nhớ tuần tự phải đánh đổi (Trade-off) giữa diện tích chip (Silicon Area/Transistor Count), tốc độ (Clock-to-Q Delay) và công suất tiêu thụ (Power Dissipation).

Tiêu chí so sánh SET D-FF Truyền thống DET D-FF (Xung nhịp kép) TSPC D-FF (Đơn pha) $C^2\text{MOS}$ D-FF SDFF (Bán động)
Số lượng Transistor Trung bình (16 - 24T) Cao (24 - 32T) Thấp (11 - 14T) Trung bình (16 - 18T) Trung bình (16 - 20T)
Tải Clock Network Cao (Cần $CLK, \overline{CLK}$) Rất cao ($CLK, \overline{CLK}$) Rất thấp (Chỉ $CLK$) Trung bình (Cần $CLK, \overline{CLK}$) Thấp (Chỉ $CLK$)
Độ trễ $t_{CLK-Q}$ Cao (2 tầng Latch) Trung bình Thấp (3 tầng động) Trung bình Cực thấp (Xung hẹp)
Hiện tượng Clock Skew Nhạy cảm cao Nhạy cảm cao Không bị ảnh hưởng Kháng trôi pha tốt Miễn nhiễm lệch pha
Khả năng giữ trạng thái Tĩnh hoàn toàn (Static) Tĩnh hoàn toàn Động (Cần refresh/f cao) Bán tĩnh (Pseudo-Static) Bán động (Keeper tích hợp)

Phân loại yêu cầu kỹ thuật theo mô hình MoSCoW

  • Must have (Bắt buộc): Hoạt động đúng bảng trạng thái logic ở tần số $\ge 500\text{ MHz}$; hỗ trợ ngõ Reset/Set bất đồng bộ; không xảy ra hiện tượng chạy đua tín hiệu (Race Condition) và xung gai (Glitch).
  • Should have (Nên có): Tối ưu hóa chỉ số PDP nhỏ nhất; giảm thiểu thời gian chuyển mạch $t_r, t_f \le 50\text{ ps}$.
  • Could have (Có thể mở rộng): Mở rộng hoạt động ở dải điện áp cực thấp cận ngưỡng (Subthreshold Operation $V_{DD} < 0.5\text{V}$).
  • Won't have (Chưa thực hiện): Đóng gói Layout vật lý (GDSII) và kiểm tra ký sinh hậu mô phỏng (Post-layout PEX Extraction).

Thiết kế hệ thống

Kiến trúc tổng thể và Nguyên lý cấu thành

                     SƠ ĐỒ KHỐI FLIP-FLOP D DẠNG CHỦ-TỚ (MASTER-SLAVE)
               +-------------------------------------------------------------+
               |                                                             |
               |       +-------------------+     +-------------------+       |
               |       |                   |     |                   |       |
Data Input --->|------>|   MASTER LATCH    |---->|    SLAVE LATCH    |------>|---> Q Output
               |       |  (Mạch chốt Chủ)  |     |   (Mạch chốt Tớ)  |       |
               |       +-------------------+     +-------------------+       |
               |                 ^                         ^                 |
               |                 |                         |                 |
CLK Input ---->|-----------------+-------------------------+                 |
               |                                                             |
Set/Reset ---->|------------------------------------------------------------>|---> QB Output
               +-------------------------------------------------------------+

Hệ thống Flip-Flop D dạng Master-Slave được cấu thành từ 4 khối chính:

  1. Khối tín hiệu vào (Input Stage): Tiếp nhận dữ liệu số Data ($D$), xung nhịp đồng hồ ($CLK$), và các tín hiệu điều khiển bất đồng bộ ($SET, RST$).
  2. Khối chốt Master (Master Stage): Lấy mẫu dữ liệu $D$ khi xung nhịp ở mức tích cực (hoặc biên tích cực) và chốt giữ giá trị trung gian.
  3. Khối chốt Slave (Slave Stage): Đưa dữ liệu trung gian từ Master Latch ra tầng đệm đầu ra khi xung nhịp chuyển mức, cô lập ngõ vào với ngõ ra để ngăn chặn trôi dữ liệu.
  4. Khối điều khiển Set/Reset: Tích hợp logic ép trạng thái ngõ ra $Q=1, \overline{Q}=0$ khi $SET=1$ hoặc $Q=0, \overline{Q}=1$ khi $RST=1$.

Cơ sở toán học và Mô hình tính toán vi mạch

Công suất tiêu thụ tổng cộng của mạch CMOS được mô hình hóa theo phương trình:

$$P_{total} = P_{dynamic} + P_{static} = \left( \alpha \cdot C_L \cdot V_{DD}^2 \cdot f_{CLK} + I_{sc} \cdot V_{DD} \right) + I_{leakage} \cdot V_{DD}$$

Trong đó:

  • $\alpha$: Hệ số hoạt động chuyển mạch (Switching Activity Factor).
  • $C_L$: Tổng điện dung tải tại nút chuyển mạch bao gồm điện dung dây nối và điện dung cực cổng/máng ($C_{gd}, C_{db}$).
  • $V_{DD}$: Điện áp cấp nguồn ($1.0\text{V}$).
  • $f_{CLK}$: Tần số xung nhịp.
  • $I_{sc}$: Dòng điện ngắn mạch xuất hiện khi cả mạng kéo lên (Pull-Up Network - PUN) và mạng kéo xuống (Pull-Down Network - PDN) cùng dẫn tức thời.
  • $I_{leakage} = I_{sub} + I_{gate} + I_{junc}$: Tổng các thành phần dòng rò tĩnh.

Độ trễ lan truyền trung bình ($t_{pd}$) được xác định qua mô hình RC tương đương:

$$t_{pd} = \frac{t_{pdr} + t_{pdf}}{2} = \frac{t_{PLH} + t_{PHL}}{2} \approx 0.69 \cdot R_{eq} \cdot C_L$$

Trong đó $R_{eq}$ là điện trở dẫn tương đương của kênh dẫn nMOS ($R_n \approx \frac{1}{\mu_n C_{ox} \frac{W}{L}(V_{DD}-V_{th})}$) hoặc pMOS ($R_p \approx \frac{1}{\mu_p C_{ox} \frac{W}{L}(V_{DD}-|V_{thp}|)}$). Do độ linh động của điện tử ($\mu_n$) lớn hơn lỗ trống ($\mu_p$) xấp xỉ 2 đến 3 lần, kích thước tỉ lệ độ rộng kênh được thiết kế:

$$\left(\frac{W}{L}\right){pMOS} \approx 2 \div 2.5 \times \left(\frac{W}{L}\right){nMOS}$$

Methodology

Quy trình nghiên cứu và phát triển vi mạch D-FF tuân thủ chu trình thiết kế tiêu chuẩn công nghiệp:

  • Công cụ EDA: Cadence Design Systems (Virtuoso Schematic Editor version IC6.1.8, Spectre Circuit Simulator version 19.1).
  • Bộ thư viện bán dẫn: Generic PDK 90nm (GPDK090), độ dài kênh dẫn tối thiểu $L_{min} = 90\text{ nm}$.
  • Kế hoạch thực hiện:
    • Giai đoạn 1 (Tuần 1 - 3): Thiết lập môi trường mô phỏng, khảo sát lý thuyết các cổng logic cơ bản (Inverter, NAND, NOR, Transmission Gate, Pass Transistor).
    • Giai đoạn 2 (Tuần 4 - 8): Thiết kế sơ đồ nguyên lý (Schematic) 5 cấu trúc D-FF, tính toán tham số kích thước $W/L$ cho từng transistor.
    • Giai đoạn 3 (Tuần 9 - 12): Tạo Testbench mô phỏng kiểm tra chức năng logic, quét tham số thời gian chuyển mạch, đo dòng điện, công suất và độ trễ quá độ.
    • Giai đoạn 4 (Tuần 13 - 15): Tổng hợp dữ liệu, so sánh chỉ số PDP và viết tài liệu báo cáo kỹ thuật.

Implementation và kết quả

Development process

5 cấu trúc D-FF hiệu năng cao được triển khai cụ thể trên Schematic Cadence Virtuoso:

1. Single Edge-Triggered D-FF (SET D-FF) tích cực cạnh lên

Sử dụng 2 tầng chốt D (Master mức thấp, Slave mức cao) kết nối nối tiếp. Để tối ưu diện tích và giảm tải điện dung, các cổng truyền đầy đủ (TG) được thay thế chọn lọc bằng các bóng bán dẫn truyền Pass-Transistor nMOS/pMOS kết hợp cổng đảo lưu trữ phản hồi.

2. Dual Edge-Triggered D-FF (DET D-FF) tích cực hai biên

Cấu trúc cho phép lấy mẫu và chốt dữ liệu ở cả sườn xung lên (Rising Edge) và sườn xung xuống (Falling Edge) của tín hiệu clock. Điều này cho phép hệ thống giảm 50% tần số xung đồng hồ danh định trong khi vẫn giữ nguyên băng thông thông lượng dữ liệu (Data Throughput), giúp tiết kiệm đáng kể công suất trên mạng phân phối xung nhịp toàn cục:

$$P_{clock_net} = C_{tree} \cdot V_{DD}^2 \cdot \left(\frac{f_{data}}{2}\right)$$

3. True Single-Phase-Clock D-FF (TSPC D-FF)

Cấu trúc gồm 3 tầng logic động nối tiếp: Tầng chặn p (p-block), tầng nạp trước (precharge block) và tầng chặn n (n-block). Toàn bộ mạch chỉ sử dụng duy nhất một đường tín hiệu xung đồng hồ $CLK$, loại bỏ hoàn toàn cổng đảo tạo $\overline{CLK}$.

Mã nguồn mô tả SPICE Netlist trích xuất một phần cấu trúc tầng Precharge & Output của TSPC D-FF:

* SPICE Subcircuit Netlist: TSPC D-FF Core Stage (90nm Process)
.subckt TSPC_STAGE D CLK RST SET Q QB VDD GND
* Pull-Up Precharge Network
M1 net_p1   CLK   VDD   VDD   pmos_90nm w=360n l=90n
M2 net_mid  D     net_p1 VDD  pmos_90nm w=360n l=90n
M3 net_out  CLK   VDD   VDD   pmos_90nm w=360n l=90n

* Pull-Down Evaluation Network
M4 net_out  net_mid net_n1 GND nmos_90nm w=180n l=90n
M5 net_n1   CLK   GND   GND   nmos_90nm w=180n l=90n
M6 net_mid  D     GND   GND   nmos_90nm w=180n l=90n

* Asynchronous Reset & Set Transistors
M_rst net_out RST GND GND nmos_90nm w=240n l=90n
M_set net_mid SET VDD VDD pmos_90nm w=480n l=90n

* Output Inverter Latch
X_inv_q net_out Q VDD GND CMOS_INVERTER
X_inv_qb Q QB VDD GND CMOS_INVERTER
.ends TSPC_STAGE

4. Clocked CMOS D-FF ($C^2\text{MOS}$ D-FF)

Sử dụng các tầng cổng NOT có tích hợp trực tiếp 2 transistor điều khiển xung nhịp ($CLK$ và $\overline{CLK}$) mắc nối tiếp bên trong cấu trúc kéo lên/kéo xuống. Cấu trúc này có ưu điểm miễn nhiễm vượt trội với độ dốc sườn xung clock (Clock Slope Insensitive) và ngăn ngừa hiện tượng chạy đua dòng dữ liệu do trôi pha xung nhịp gây ra.

5. Semi-Dynamic D-FF (SDFF)

Kết hợp tầng nhận dữ liệu động tạo xung hẹp nội bộ (Internal Pulse Generator) với tầng chốt tĩnh đầu ra (Static Latch Keeper). Cấu trúc này loại bỏ hoàn toàn độ trễ của khối Master Latch truyền thống, cho phép đạt giá trị trễ $t_{CLK-Q}$ cực tiểu, thậm chí đạt thời gian thiết lập âm (Negative Setup Time).

Testing và validation

Môi trường kiểm thử được thiết lập với các thông số chuẩn hóa:

  • Điện áp nguồn ($V_{DD}$): $1.0\text{V} \pm 10%$.
  • Nhiệt độ môi trường: $27^\circ\text{C}$ (Nominal Corner TT).
  • Tần số xung đồng hồ ($f_{CLK}$): $500\text{ MHz}$ (Chu kỳ $T = 2\text{ ns}$, độ rộng xung $t_{pw} = 1\text{ ns}$, thời gian tăng/giảm $t_r = t_f = 20\text{ ps}$).
  • Điện dung tải ngõ ra ($C_L$): $10\text{ fF}$.
  • Kịch bản kiểm thử: Chuỗi chu kỳ dữ liệu giả ngẫu nhiên PRBS (Pseudo-Random Binary Sequence) kích thích đầy đủ các trạng thái chuyển tiếp: $0 \to 0, 0 \to 1, 1 \to 0, 1 \to 1$, đồng thời kích hoạt các xung bất đồng bộ Set và Reset độc lập cũng như đồng thời để kiểm tra tính toàn vẹn trạng thái.

Kết quả đạt được

Dưới đây là bảng tổng hợp các số liệu đo đạc thực nghiệm từ mô phỏng dạng sóng quá độ trên Cadence Spectre:

Tham số kỹ thuật SET D-FF DET D-FF TSPC D-FF $C^2\text{MOS}$ D-FF Semi-Dynamic D-FF
Số Transistor (Count) 16 28 11 16 18
Công suất tĩnh ($P_{static}$) $4.12\text{ nW}$ $7.85\text{ nW}$ $2.68\text{ nW}$ $4.35\text{ nW}$ $5.10\text{ nW}$
Công suất trung bình ($P_{avg}$) $12.45\text{ }\mu\text{W}$ $18.90\text{ }\mu\text{W}$ $8.32\text{ }\mu\text{W}$ $11.80\text{ }\mu\text{W}$ $15.20\text{ }\mu\text{W}$
Độ trễ cạnh lên ($t_{pdr}$) $68.4\text{ ps}$ $72.1\text{ ps}$ $45.2\text{ ps}$ $61.3\text{ ps}$ $28.5\text{ ps}$
Độ trễ cạnh xuống ($t_{pdf}$) $62.1\text{ ps}$ $69.4\text{ ps}$ $41.8\text{ ps}$ $58.7\text{ ps}$ $26.1\text{ ps}$
Độ trễ trung bình ($t_{pd}$) $65.25\text{ ps}$ $70.75\text{ ps}$ $43.50\text{ ps}$ $60.00\text{ ps}$ $27.30\text{ ps}$
Thời gian tăng ngõ ra ($t_r$) $32.4\text{ ps}$ $35.6\text{ ps}$ $28.1\text{ ps}$ $31.0\text{ ps}$ $21.4\text{ ps}$
Thời gian giảm ngõ ra ($t_f$) $29.8\text{ ps}$ $33.2\text{ ps}$ $25.4\text{ ps}$ $28.5\text{ ps}$ $19.8\text{ ps}$
Chỉ số PDP ($P_{avg} \times t_{pd}$) $0.812\text{ fJ}$ $1.337\text{ fJ}$ $0.362\text{ fJ}$ $0.708\text{ fJ}$ $0.415\text{ fJ}$ 
                       BIỂU ĐỒ SO SÁNH CHỈ SỐ NĂNG LƯỢNG - ĐỘ TRỄ (PDP)
          (Giá trị càng thấp biểu thị hiệu năng năng lượng vi mạch càng tối ưu)

  1.6 +-----------------------------------------------------------------------+
      |                                                                       |
  1.4 |                                     [1.337 fJ]                        |
      |                                       DET-FF                          |
  1.2 |                                       +----+                          |
      |                                       |    |                          |
  1.0 |                                       |    |                          |
      |                 [0.812 fJ]            |    |            [0.708 fJ]    |
  0.8 |                   SET-FF              |    |              C2MOS       |
      |                   +----+              |    |              +----+      |
  0.6 |                   |    |              |    |              |    |      |
      |                   |    |  [0.362 fJ]  |    |  [0.415 fJ]  |    |      |
  0.4 |                   |    |   TSPC-FF    |    |    SDFF      |    |      |
      |                   |    |    +----+    |    |   +----+     |    |      |
  0.2 |                   |    |    |    |    |    |   |    |     |    |      |
      +-------------------+----+----+----+----+----+---+----+-----+----+------+

Đổi mới và đóng góp

Các cải tiến kỹ thuật nổi bật

  1. Tối ưu hóa số lượng linh kiện với TSPC D-FF: Giảm số transistor xuống chỉ còn 11 Transistor (tiết kiệm 31.25% diện tích so với SET 16T và 60.71% so với DET 28T). Việc loại bỏ biến tần clock giúp giảm tải điện dung trên đường clock toàn cục, cắt giảm 33.17% công suất tiêu thụ trung bình so với SET D-FF.
  2. Đột phá tốc độ chuyển mạch với Semi-Dynamic D-FF: Nhờ kỹ thuật kích hoạt xung hẹp nội bộ, SDFF đạt độ trễ truyền dẫn trung bình chỉ $27.30\text{ ps}$, nhanh hơn 58.16% so với SET D-FF ($65.25\text{ ps}$) và 54.50% so với $C^2\text{MOS}$ D-FF ($60.00\text{ ps}$).
  3. Cải thiện chỉ số Power-Delay Product (PDP): TSPC D-FF đạt hiệu suất năng lượng cao nhất với PDP chỉ $0.362\text{ fJ}$, giảm 55.42% so với mạch chốt Master-Slave truyền thống, khẳng định ưu thế tuyệt đối cho các hệ thống vi xử lý tiết kiệm năng lượng.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Bộ vi xử lý di động & Thiết bị IoT cực tiết kiệm điện (Ultra-Low-Power Edge IoT): Cấu trúc TSPC D-FF là lựa chọn hoàn hảo cho các bộ tích lũy thanh ghi (Accumulator Registers), bộ đếm thời gian thực (RTC) và khối baseband không dây (BLE/Zigbee), nơi năng lượng pin là yếu tố sống còn.
  • Khối xử lý đồ họa (GPU) & Pipeline tần số siêu cao (High-Frequency DSP/ALU): Cấu trúc Semi-Dynamic D-FF (SDFF) được triển khai tối ưu tại các tầng đường ống thực thi lệnh số học dấu phẩy động (Floating-Point Execution Pipelines), nơi yêu cầu giảm tối đa độ trễ $t_{CLK-Q}$ để đẩy xung nhịp vận hành của vi xử lý lên dải Gigahertz.
  • Hệ thống truyền thông nối tiếp tốc độ cao (SerDes & CDR): DET D-FF phục vụ đắc lực cho các khối giải tuần tự hóa (Deserializer) trong các chuẩn giao tiếp PCI-Express, DDR Memory Interface nhờ khả năng chốt dữ liệu ở cả hai sườn xung nhịp mà không làm tăng tần số dao động clock.
+-----------------------------------------------------------------------------------+
|                     MA TRẬN LỰA CHỌN CẤU TRÚC THEO ỨNG DỤNG                       |
+------------------------------+--------------------+-------------------------------+
| KIẾN TRÚC FLIP-FLOP          | CHỈ SỐ ƯU THẾ      | LĨNH VỰC ỨNG DỤNG MỤC TIÊU    |
+------------------------------+--------------------+-------------------------------+
| TSPC D-FF (11 Transistors)   | PDP cực tiểu, Low P| Cảm biến IoT, Vi điều khiển   |
| Semi-Dynamic D-FF (SDFF)     | Tốc độ cực cao     | Bộ tăng tốc AI/GPU, Lõi CPU   |
| DET D-FF (Dual-Edge Trigger) | Băng thông dữ liệu | Giao diện bộ nhớ DDR, SerDes  |
| C2MOS D-FF                   | Miễn nhiễm Skew    | Mạch số môi trường nhiễu cao  |
+------------------------------+--------------------+-------------------------------+

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Độ nhạy nhiễu của logic động: TSPC D-FF và SDFF sử dụng các nút lưu trữ điện dung động nội tại, dễ bị ảnh hưởng bởi hiện tượng chia sẻ điện tích (Charge Sharing), sụt giảm mức logic do dòng rò ($I_{sub}$) khi hệ thống hoạt động ở tần số thấp ($f_{CLK} < 10\text{ MHz}$).
  • Giới hạn mô phỏng mức Schematic: Chưa xét đến các ký sinh điện trở/điện dung phân tán ($R_{parasitic}, C_{parasitic}$) của các đường kim loại định tuyến (Metal Routing Lines) và hiệu ứng lân cận quang học (Well Proximity Effect) xuất hiện trong quá trình gia công Layout thực tế.

Hướng phát triển tiếp theo

  • Ứng dụng kỹ thuật MTCMOS (Multi-Threshold CMOS): Kết hợp các transistor $V_{th}$ cao (High-$V_{th}$) trên đường rò nguồn và $V_{th}$ thấp (Low-$V_{th}$) trên đường truyền dữ liệu quan trọng (Critical Timing Path) để giảm dòng rò tĩnh ở chế độ chờ (Standby Mode) xuống dưới $0.5\text{ nW}$.
  • Thiết kế Layout và Băng từ vật lý (Tape-out): Tiến hành triển khai Layout vật lý chuẩn DRC/LVS, trích xuất ký sinh PEX, phân tích góc dao động quy trình sản xuất (PVT Corners: Process-Voltage-Temperature) và thử nghiệm chế tạo chip trên tiến trình công nghệ FinFET $16\text{nm} / 7\text{nm}$.

Đối tượng hưởng lợi

  • Sinh viên & Kỹ sư vi mạch mới tốt nghiệp: Tài liệu cung cấp phương pháp phân tích toàn diện từ giải pháp mạch đến kỹ năng đo đạc thực nghiệm trên Cadence Virtuoso/Spectre, phục vụ học tập chuyên ngành Thiết kế Vi mạch (IC Design).
  • Kỹ sư R&D thiết kế mạch tích hợp (ASIC/SoC Designers): Nắm bắt dữ liệu định lượng chuẩn xác về các thông số thỏa hiệp ($P_{avg}, t_{pd}, PDP, Area$) của 5 cấu trúc D-FF kinh điển trên tiến trình 90nm để lựa chọn đúng tế bào thư viện chuẩn (Standard Cell Library).
  • Các nhóm nghiên cứu học thuật: Cung cấp nền tảng vững chắc để mở rộng các biến thể Flip-Flop tiết kiệm năng lượng mới như Conditional Capture Flip-Flop (CCFF) hay Pulse-Triggered Flip-Flop (P-FF).

Câu hỏi thường gặp

1. Tại sao TSPC D-FF lại đạt chỉ số PDP tốt nhất trong số 5 cấu trúc?

TSPC D-FF đạt PDP thấp nhất ($0.362\text{ fJ}$) do mạch chỉ sử dụng 11 transistor và điều khiển bằng xung nhịp đơn pha duy nhất. Việc không cần bộ đảo clock giúp loại bỏ hoàn toàn công suất chuyển mạch của mạng clock phụ, đồng thời số nút ký sinh ít giúp giảm thời gian trễ trung bình xuống $43.5\text{ ps}$.

2. Sự khác biệt cốt lõi giữa Pass Transistor Logic và Transmission Gate là gì?

Pass Transistor chỉ dùng một transistor nMOS hoặc pMOS đơn lẻ đóng vai trò công tắc, giúp tiết kiệm diện tích nhưng bị sụt áp một khoảng bằng điện áp ngưỡng ($V_{th}$). Transmission Gate mắc song song cả nMOS và pMOS điều khiển bởi hai pha clock đối nghịch, giúp truyền hoàn hảo cả mức logic '0' và '1' nhưng tốn gấp đôi diện tích và đường điều khiển.

3. Tại sao Dual Edge-Triggered D-FF lại tiêu thụ công suất trung bình cao hơn nhưng vẫn được coi là giải pháp tiết kiệm năng lượng?

Xét ở cấp độ mạch đơn lẻ, DET D-FF có số lượng transistor lớn (28T) nên tiêu thụ $18.90\text{ }\mu\text{W}$. Tuy nhiên, ở cấp độ toàn hệ thống SoC, DET D-FF cho phép mạng phân phối clock vận hành ở một nửa tần số ($\frac{f}{2}$) mà vẫn đảm bảo tốc độ lấy mẫu dữ liệu, giúp tiết kiệm tới 50% công suất phân tán khổng lồ của toàn bộ cây xung nhịp (Clock Tree Network).

4. Bán dẫn 90nm có những thách thức gì đối với thiết kế D-FF bán động (Semi-Dynamic)?

Ở tiến trình 90nm, hiệu ứng kênh ngắn (Short-Channel Effects) và dòng rò dưới ngưỡng ($I_{sub}$) gia tăng. Trong cấu trúc bán động, nếu tần số clock giảm thấp, điện tích lưu trên nút động sẽ bị rò rỉ qua kênh nMOS dẫn đến mất dữ liệu. Do đó, cần thiết kế thêm mạch giữ mức logic tĩnh (Keeper Inverter) với kích thước $W/L$ phù hợp để duy trì tính toàn vẹn tín hiệu.

5. Yêu cầu công cụ và hệ thống để chạy mô phỏng đồ án này là gì?

Hệ thống cần cài đặt bộ công cụ phần mềm Cadence Design Framework II (bao gồm Cadence Virtuoso Schematic L/XL, Spectre Circuit Simulator) trên nền tảng hệ điều hành Red Hat Enterprise Linux / CentOS, cùng bộ kit thiết kế tiến trình chuẩn GPDK 90nm (Generic Process Design Kit).

Kết luận

Đồ án tốt nghiệp "Thiết kế D-FF hiệu năng cao" đã thực hiện thành công việc phân tích, thiết kế và kiểm chứng định lượng 5 cấu trúc D Flip-Flop chuyên dụng trên tiến trình bán dẫn CMOS 90nm. Bằng phương pháp mô phỏng mạch điện chính xác trên công cụ Cadence Virtuoso/Spectre, nghiên cứu đã chứng minh rõ nét các ưu thế vượt trội: cấu trúc TSPC D-FF mang lại giải pháp tối ưu diện tích và tiết kiệm năng lượng toàn diện nhất (11 Transistors, $P_{avg} = 8.32\text{ }\mu\text{W}$, $\text{PDP} = 0.362\text{ fJ}$), trong khi Semi-Dynamic D-FF là cấu trúc dẫn đầu về tốc độ xử lý ($t_{pd} = 27.30\text{ ps}$). Các kết quả thu được cung cấp cơ sở dữ liệu kỹ thuật giá trị cho việc xây dựng thư viện tế bào chuẩn (Standard Cells) trong quy trình thiết kế vi mạch tích hợp số ASIC/SoC hiệu năng cao tại Việt Nam.