Bối cảnh và vấn đề nghiên cứu

Đồ án tốt nghiệp "Điều khiển tối ưu hóa công suất tiêu thụ và thời gian hoạt động sử dụng kỹ thuật Dynamic Frequency Scaling cho các ứng dụng dùng Pin trên FPGA" do sinh viên Nguyễn Văn Nhựt thực hiện dưới sự hướng dẫn của TS. Võ Minh Huân tại Khoa Đào tạo Chất lượng cao, Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh (chuyên ngành Công nghệ Kỹ thuật Máy tính, khóa 2011–2015, hoàn thành tháng 01/2016).

Bối cảnh thực tiễn được tác giả nêu rõ bắt nguồn từ sự phát triển nhanh chóng của các thiết bị công nghệ thông minh (như điện thoại thông minh, nhà thông minh, thiết bị di động). Trong khi các ứng dụng và tính năng xử lý gia tăng liên tục, công nghệ lưu trữ năng lượng pin lại tiến triển tương đối chậm chạp. Mọi thiết bị di động đều bị ràng buộc bởi dung lượng pin xác định (ví dụ pin AA sạc lại khoảng 7 W-hr, pin laptop lithium-ion đạt khoảng 80 W-hr/lb). Tại Việt Nam thời điểm nghiên cứu, các giải pháp nghiên cứu và giảng dạy về thiết kế mạch tiêu thụ công suất thấp trong lĩnh vực điện tử vẫn chưa được triển khai phổ biến. Do đó, việc nghiên cứu các kỹ thuật điều tiết công suất nhằm kéo dài thời gian hoạt động cho thiết bị dùng pin là yêu cầu kỹ thuật cấp bách.

Mục tiêu nghiên cứu của đề tài gồm 6 nội dung:

  1. Phân tích mạch điện.
  2. Lập trình trên kit FPGA bằng ngôn ngữ Verilog.
  3. Tính toán được công suất tiêu thụ trong một mạch.
  4. Nắm vững phương pháp giảm công suất tiêu thụ trong mạch logic.
  5. Thực hiện truyền dữ liệu từ máy tính xuống kit FPGA thông qua giao tiếp nối tiếp RS-232.
  6. Rèn luyện khả năng đọc, thu thập và phân tích số liệu thực nghiệm.

Nhiệm vụ nghiên cứu tương ứng được xác định gồm 5 điểm:

  1. Nghiên cứu cấu tạo phần cứng kit FPGA Spartan-3E (chip Xilinx XC3S500E).
  2. Tìm hiểu phần mềm Xilinx ISE và phương pháp lập trình phần cứng bằng ngôn ngữ Verilog HDL.
  3. Khảo sát bản chất các thành phần của công suất tiêu thụ động trong vi mạch.
  4. Xây dựng và tích hợp các module ngoại vi: khối đo điện áp, khối biến đổi tín hiệu tương tự sang số (ADC), khối giao tiếp RS-232.
  5. Thiết kế và tính toán hệ thống hoàn chỉnh theo yêu cầu kỹ thuật đặt ra.

Đối tượng nghiên cứu là kit phát triển FPGA Spartan-3E, mạch giao tiếp RS-232, mạch điện trở shunt (shunt resistor), bộ chuyển đổi ADC trên vi điều khiển PIC và cổng hiển thị VGA. Phạm vi nghiên cứu tập trung vào kỹ thuật lập trình phần cứng bằng ngôn ngữ Verilog HDL, phương pháp đo dòng điện qua điện trở shunt, thuật toán xử lý tín hiệu và chuyển đổi tốc độ baud trên vi mạch số FPGA.

Cơ sở lý thuyết và phương pháp

Cơ sở lý thuyết của đề tài xây dựng trên mô hình tiêu tán công suất trong vi mạch bán dẫn CMOS. Tác giả phân tích công suất toàn phần dựa trên công thức:

$$P_{total} = P_{dynamic} + P_{static}$$

Trong đó, công suất động ($P_{dynamic}$) chiếm ưu thế trong chế độ hoạt động tích cực (active mode), bao gồm công suất chuyển mạch tải điện dung ($P_{switching}$) và công suất ngắn mạch ($P_{short-circuit}$):

$$P_{switching} = \alpha \cdot C_L \cdot V_{DD}^2 \cdot f$$

Các thông số trong mô hình gồm: hệ số hoạt động ($\alpha$), điện dung tải ($C_L$), điện áp nguồn cung cấp ($V_{DD}$) và tần số xung nhịp ($f$). Tác giả cũng phân tích công suất ngắn mạch phát sinh khi cả mạng kéo lên (pull-up pMOS) và kéo xuống (pull-down nMOS) đồng thời dẫn trong giai đoạn chuyển trạng thái logic (chiếm khoảng 2% đến 10% công suất chuyển mạch). Thành phần công suất tĩnh ($P_{static}$) bắt nguồn từ các dòng rò: rò dưới ngưỡng (subthreshold leakage), rò qua lớp điện môi cực cổng (gate oxide leakage), rò qua tiếp giáp khuếch tán p-n và xung đột dòng trong logic tỷ lệ.

Để can thiệp vào công suất động, cơ sở lý thuyết xem xét 4 kỹ thuật chính:

  1. Chọn xung clock (Clock gating): cô lập xung nhịp đến các thanh ghi không làm việc nhằm đưa hệ số hoạt động $\alpha$ về 0.
  2. Giảm điện áp và phân miền điện áp: kỹ thuật Clustered Voltage Scaling (CVS) kết hợp các bộ chuyển đổi mức (level shifter) để dung hòa giữa vùng điện áp cao ($V_{DDH}$) và vùng điện áp thấp ($V_{DDL}$).
  3. Tỷ lệ điện áp động (Dynamic Voltage Scaling - DVS) và Tỷ lệ tần số động (Dynamic Frequency Scaling - DFS): điều chỉnh tần số xung nhịp kết hợp hạ điện áp cung cấp tương ứng theo yêu cầu của khối lượng công việc (workload).
  4. Mạch xung nhịp cộng hưởng LC: sử dụng cuộn cảm $L_1$ và tụ điện $C_2$ nhằm luân chuyển năng lượng dao động, hạn chế thất thoát năng lượng nạp - xả xuống đất (GND).

Phương pháp nghiên cứu thực nghiệm được tác giả triển khai kết hợp giữa phần cứng đo đạc và lập trình điều khiển số. Nguồn dữ liệu sử dụng gồm tài liệu kỹ thuật (datasheet) của hãng Xilinx cho dòng FPGA Spartan-3E, thông số vi điều khiển PIC, cùng dữ liệu thu thập trực tiếp từ điện áp rơi trên điện trở shunt khi hệ thống vận hành.

Nguyên lý điều khiển: Dòng điện tiêu thụ của mạch tải trên FPGA được cảm biến thông qua độ sụt áp trên điện trở shunt. Điện áp nhỏ này được đưa qua mạch khuếch đại vi sai (Op-amp Differential Amplifier), sau đó đưa vào khối ADC của vi điều khiển PIC để số hóa. Dữ liệu số được truyền về máy tính qua cổng nối tiếp RS-232. Chương trình giám sát trên máy tính phân tích mức dòng tiêu thụ: khi dòng điện lớn (hệ thống xử lý tác vụ nặng), máy tính phát lệnh yêu cầu FPGA duy trì tần số xung nhịp tối đa; khi dòng điện nhỏ (tác vụ nhẹ hoặc nhàn rỗi), hệ thống phát lệnh hạ thấp tần số xung nhịp.

Thiết kế và triển khai hệ thống kỹ thuật

Hệ thống điều khiển tối ưu hóa công suất được thiết kế theo cấu trúc module liên kết giữa phần cứng thu thập tín hiệu, máy tính điều khiển trung tâm và kit vi mạch logic khả trình FPGA.

Khối chức năng Phần cứng / Linh kiện sử dụng Vai trò kỹ thuật trong hệ thống
Đo dòng và khuếch đại Điện trở Shunt, Op-amp vi sai Trích xuất điện áp rơi tỉ lệ với dòng điện tiêu thụ và khuếch đại biên độ tín hiệu
Chuyển đổi tương tự - số Bộ ADC tích hợp trên vi điều khiển PIC Chuyển đổi mức điện áp tương tự sang dữ liệu số để xử lý
Truyền thông máy tính Mạch chuyển đổi RS-232, 2 cổng DB9, UART Truyền dữ liệu đo lường lên máy tính và gửi lệnh điều khiển tần số xuống FPGA
Điều khiển và giám sát Phần mềm giao diện trên máy tính Tiếp nhận dữ liệu, hiển thị đồ thị và thuật toán quyết định mức tần số phù hợp
Xử lý số và điều khiển tần số Chip Xilinx XC3S500E (Spartan-3E Starter Kit) Thực thi bộ nhận UART, khối chia tần/chuyển mạch tần số và ứng dụng tải thực nghiệm
Tải thử nghiệm và hiển thị Mạch VGA DAC, màn hình CRT (độ phân giải 640x480) Chạy chương trình ứng dụng trò chơi điện tử để tạo tải tiêu thụ thực tế

Quy trình triển khai trên FPGA sử dụng phần mềm Xilinx ISE Design Suite phiên bản 14.2. Thiết kế logic được viết bằng ngôn ngữ Verilog HDL theo các bước chuẩn:

  1. Soạn thảo mã nguồn RTL (async_receiver, bộ chia xung nhịp, bộ điều khiển VGA).
  2. Tổng hợp logic bằng công cụ Synthesize - XST.
  3. Gán chân vật lý cho vi mạch thông qua công cụ I/O Pin Planning để tạo tệp ràng buộc .ucf (User Constraints File).
  4. Thực thi thiết kế (Implement Design) bao gồm các bước Translate, Map, Place and Route.
  5. Tạo tệp cấu hình bitstream (.bit) và nạp trực tiếp vào FPGA qua cáp USB thông qua chuỗi JTAG (Boundary Scan và Initialize Chain).

Khối giao tiếp RS-232 phía FPGA sử dụng máy trạng thái hữu hạn (FSM) để nhận dạng Start bit (chuyển mức logic từ 1 xuống 0), sau đó dịch từng bit dữ liệu theo tốc độ baud định sẵn, kiểm tra tính toàn vẹn và nạp vào thanh ghi đệm. Khối hiển thị VGA được thiết kế tạo tín hiệu quét dòng (Hsync) và quét khung (Vsync) chuẩn 640x480 ở tần số làm tươi 60 Hz, đóng vai trò khối logic tiêu thụ công suất thực tế để kiểm chứng khả năng đáp ứng của hệ thống.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương 1 trình bày bối cảnh công nghệ vi điện tử, sự chênh lệch giữa tốc độ phát triển ứng dụng di động và công nghệ tích trữ năng lượng pin. Tác giả nhấn mạnh tính cấp thiết của nghiên cứu vi mạch công suất thấp tại Việt Nam, nêu rõ 6 mục tiêu, 5 nhiệm vụ nghiên cứu, đồng thời xác định đối tượng (kit Spartan-3E, mạch shunt, ADC, RS-232, VGA) và phương pháp đo sụt áp để điều tiết tần số động.

Chương 2: Công suất tiêu thụ

Chương 2 phân tích cơ sở vật lý và toán học của các nguồn năng lượng và tiêu tán công suất trên vi mạch CMOS. Tác giả phân định rõ công suất tức thời $P(t) = I(t) \cdot V(t)$, năng lượng tích lũy trên tụ điện $E_C = \frac{1}{2} C_L V_{DD}^2$, và năng lượng tiêu tốn do nạp từ nguồn $E = C_L V_{DD}^2$ (trong đó 50% bị tiêu tán thành nhiệt trên transistor pMOS). Chương này trình bày chi tiết:

  • Phân bố công suất: khoảng 1/3 tiêu tốn cho mạng xung nhịp, 1/3 cho các bộ nhớ và 1/3 cho đường dây cùng các cổng logic.
  • Các chế độ công suất: chế độ tích cực (active), chế độ chờ (standby), chế độ ngủ (sleep).
  • Phân tích hệ số hoạt động $\alpha_i = P_i (1 - P_i)$, hiện tượng xung đột tăng vọt (glitching) trong chuỗi cổng logic làm tăng hệ số hoạt động vượt quá 1.
  • Tối ưu hóa kích thước cổng logic và dây dẫn dựa trên lý thuyết Logical Effort (ví dụ bộ cộng Kogge-Stone 64-bit giảm 55% năng lượng khi chấp nhận tăng 10% độ trễ).
  • Phân tích kỹ thuật phân miền điện áp, mạch đảo cấp độ (level shifter), phương pháp Clustered Voltage Scaling (CVS), mô hình Dynamic Voltage Scaling (DVS) với năng lượng tỷ lệ bậc ba khi giảm đồng thời áp và tần số.
  • Đánh giá dòng ngắn mạch và giải pháp phân phối xung nhịp bằng mạch cộng hưởng LC tại tần số $f \approx \frac{1}{2\pi \sqrt{L_1 C_{clock}}}$.

Chương 3: Kit FPGA Spartan-3E và ngôn ngữ Verilog

Chương 3 trình bày cấu trúc phần cứng vi mạch khả trình và môi trường phát triển:

  • Khái niệm FPGA, so sánh với ASIC, CPLD, SPLD về độ linh hoạt, chi phí ban đầu và mật độ cổng logic.
  • Cấu trúc phần cứng chip Xilinx XC3S500E gói vỏ FG320: hơn 10.000 logic cells, cấu trúc mảng Configurable Logic Blocks (CLB) dựa trên Look-Up Table (LUT) 4 ngõ vào và Flip-Flop; 20 khối Block RAM 18-kbit; khối quản lý xung nhịp số Digital Clock Manager (DCM); 232 chân I/O khả trình.
  • Các ngoại vi tích hợp trên kit: DDR SDRAM 64 MB, Intel StrataFlash 16 MB, SPI Flash 16 Mb, màn hình LCD 16x2, 2 cổng RS-232 DB9, cổng VGA, chip ADC/DAC chuẩn SPI, bộ dao động 50 MHz.
  • Quy trình sử dụng công cụ Xilinx ISE 14.2: tạo dự án, viết mô-đun Verilog, gán chân qua tệp .ucf, nạp bitstream qua giao diện Boundary Scan.
  • Lịch sử và cú pháp chuẩn của ngôn ngữ Verilog HDL (IEEE 1364-1995 và Verilog-2001), các mức mô tả phần cứng (chuyển mạch, cổng logic, truyền thanh ghi RTL, hành vi) và quy ước khai báo kiểu dữ liệu.

Chương 4: Thiết kế hệ thống

Chương 4 mô tả chi tiết sơ đồ khối và hoạt động của hệ thống thực nghiệm:

  • Yêu cầu và nguyên lý hoạt động phối hợp giữa đo dòng, xử lý trung gian và điều khiển FPGA.
  • Thiết kế mạch cảm biến dòng điện trở shunt kết hợp Op-amp vi sai.
  • Module ADC kết nối với vi điều khiển PIC để số hóa giá trị điện áp rơi.
  • Thiết kế khối truyền thông UART/RS-232: định dạng khung truyền, lưu đồ giải thuật giao tiếp cổng COM trên máy tính, sơ đồ khối nhận dữ liệu và máy trạng thái FSM tách Start bit trên FPGA.
  • Thiết kế module ứng dụng hiển thị trò chơi điện tử giao tiếp qua cổng VGA (chuẩn quét 640x480 trên màn hình CRT), sử dụng làm tải động để kiểm tra khả năng đáp ứng khi chuyển đổi tần số.

Chương 5: Kết quả và nhận xét

Chương 5 cung cấp các kết quả đo đạc thực nghiệm:

  • Bảng số liệu khảo sát thời gian sử dụng của mạch tải phụ thuộc vào các mức tần số xung nhịp hoạt động khác nhau.
  • Bảng thông số năng lượng tiêu hao theo các mốc thời gian thực tế.
  • Biểu đồ năng lượng mất đi, minh chứng việc điều chỉnh giảm tần số hoạt động khi hệ thống xử lý tác vụ nhẹ giúp kéo dài thời gian xả của pin đáng kể so với việc chạy cố định ở tần số cao nhất.

Chương 6: Kết luận và hướng phát triển

Chương 6 tổng kết các hạng mục đã hoàn thành trong khuôn khổ đồ án, đánh giá mức độ đạt được của các mục tiêu ban đầu và đề xuất các hướng nghiên cứu mở rộng trong tương lai.

Kết quả và đóng góp

Văn bản ghi nhận các kết quả thực nghiệm và đóng góp cụ thể:

  1. Kết quả kỹ thuật:
  • Thiết lập thành công chuỗi phần cứng khép kín gồm mạch đo dòng qua điện trở shunt, mạch khuếch đại vi sai Op-amp, module ADC trên chip PIC và đường truyền nối tiếp RS-232 DB9 kết nối với máy tính.
  • Hiện thực hóa thành công trên FPGA Spartan-3E khối nhận UART bằng FSM, bộ điều khiển chia tần số và mạch điều khiển màn hình VGA chuẩn 640x480 hiển thị ứng dụng trò chơi.
  • Dữ liệu thực nghiệm tại Bảng 5.1 và Bảng 5.2 xác nhận: việc thay đổi tần số hoạt động tỷ lệ thuận với tốc độ tiêu hao năng lượng. Khi hạ tần số hoạt động trong các trạng thái xử lý thấp, lượng năng lượng mất đi theo thời gian giảm rõ rệt, từ đó kéo dài thời gian hoạt động của nguồn pin cấp cho mạch.
  1. Giải pháp và kiến nghị của tác giả:
  • Đề xuất ứng dụng kỹ thuật Dynamic Frequency Scaling (DFS) như một giải pháp khả thi để ổn định và điều hòa công suất cho các hệ thống nhúng dùng pin.
  • Khuyến nghị đưa các mô hình và bo mạch ứng dụng công suất thấp vào công tác giảng dạy, nghiên cứu tại các trường đại học và cơ sở đào tạo kỹ thuật tại Việt Nam.
  1. Đóng góp tự nêu:
  • Đề tài đóng vai trò bước thử nghiệm ban đầu, tạo dựng cơ sở kiến thức thực hành nền tảng về đo lường công suất và điều khiển tần số linh hoạt trên vi mạch FPGA trong điều kiện nghiên cứu trong nước.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của đề tài (dựa trên nội dung văn bản và phạm vi nghiên cứu):

  • Vòng điều khiển DFS chưa được khép kín hoàn toàn trên một vi mạch đơn lẻ; hệ thống vẫn phụ thuộc vào khối đo ngoài (Op-amp, PIC ADC) và máy tính trung gian để phân tích dữ liệu trước khi gửi lệnh điều khiển ngược lại FPGA.
  • Đề tài mới dừng lại ở việc thay đổi tần số (Dynamic Frequency Scaling), chưa can thiệp hạ đồng thời điện áp cung cấp động (Dynamic Voltage Scaling - DVS) do giới hạn của kit Spartan-3E (vốn sử dụng các rail điện áp cố định 3.3V, 2.5V, 1.2V).
  • Ứng dụng tải thực nghiệm (trò chơi VGA) mang tính chất mô phỏng mức tiêu thụ cơ bản, chưa phản ánh đầy đủ các kịch bản tính toán phức tạp của hệ thống nhúng thực tế.

Hướng phát triển tiếp theo được tác giả xác định trong Chương 6:

  • Tích hợp toàn bộ giải thuật đo đạc, giám sát và bộ điều khiển tần số trực tiếp vào bên trong vi mạch FPGA, loại bỏ sự phụ thuộc vào máy tính điều khiển qua cổng COM.
  • Nghiên cứu kết hợp đồng thời giữa điều khiển tần số và điều chỉnh điện áp động (DVFS) trên các nền tảng phần cứng hỗ trợ bộ ổn áp lập trình được, nhằm tối ưu hóa công suất theo hàm bậc ba.
  • Mở rộng ứng dụng giải thuật quản lý năng lượng cho các thiết bị di động và mạng cảm biến không dây dùng nguồn pin.

Giá trị tham khảo

Đồ án tốt nghiệp là tài liệu tham khảo hữu ích cho sinh viên các ngành Công nghệ Kỹ thuật Máy tính, Điện tử - Viễn thông, Kỹ thuật Nhúng và Hệ thống IoT.

Nội dung đồ án có giá trị tham khảo cụ thể ở các khía cạnh:

  • Chương 2 cung cấp hệ thống lý thuyết chuẩn xác và chi tiết về các nguồn tiêu tán công suất trong vi mạch CMOS, phương pháp tính toán hệ số hoạt động, kỹ thuật clock gating và mô hình cân bằng energy-delay (Logical Effort).
  • Chương 3 cung cấp tài liệu hướng dẫn về kiến trúc chi tiết của dòng chip Xilinx Spartan-3E XC3S500E, quy trình cấu hình JTAG trên phần mềm Xilinx ISE 14.2 và các quy ước nền tảng của ngôn ngữ Verilog HDL.
  • Chương 4 là tài liệu mẫu về thiết kế mạch phối hợp đa thành phần: ghép nối cảm biến tương tự (shunt resistor, Op-amp) với vi điều khiển ADC, giao tiếp UART máy trạng thái trên FPGA và xuất tín hiệu điều khiển màn hình VGA chuẩn 640x480.

Câu hỏi thường gặp

1. Kỹ thuật Dynamic Frequency Scaling (DFS) trong đồ án được kích hoạt dựa trên tín hiệu phần cứng nào?
DFS trong đồ án hoạt động dựa trên tín hiệu điện áp rơi trên điện trở shunt mắc nối tiếp với đường nguồn của mạch tải. Độ sụt áp này tỷ lệ thuận với dòng điện tiêu thụ tức thời. Khi dòng điện tăng cao (tải xử lý nặng), hệ thống điều khiển phát lệnh chuyển sang tần số xung nhịp tối đa; ngược lại khi dòng điện giảm (tải nhẹ), hệ thống chuyển sang mức tần số thấp hơn để tiết kiệm điện.

2. Tại sao công suất chuyển mạch trong vi mạch CMOS lại phụ thuộc vào hàm bậc hai của điện áp cung cấp?
Theo phân tích ở Chương 2, mỗi chu kỳ chuyển trạng thái từ 0 lên 1, tụ điện tải $C_L$ tích trữ năng lượng $E_C = \frac{1}{2} C_L V_{DD}^2$, trong khi năng lượng tiêu tốn rút ra từ nguồn cung cấp là $E = C_L V_{DD}^2$ (phần còn lại tiêu tán thành nhiệt trên kênh dẫn pMOS). Với tần số chuyển mạch $f$ và hệ số hoạt động $\alpha$, công suất chuyển mạch trung bình là $P_{switching} = \alpha C_L V_{DD}^2 f$, do đó phụ thuộc vào bình phương điện áp nguồn $V_{DD}$.

3. Kit phát triển phần cứng và phiên bản phần mềm nào được sử dụng trong nghiên cứu?
Nghiên cứu sử dụng kit phát triển Spartan-3E Starter Board tích hợp vi mạch FPGA Xilinx XC3S500E (gói vỏ FG320, chứa hơn 10.000 logic cells). Môi trường lập trình, tổng hợp và nạp cấu hình là bộ phần mềm Xilinx ISE Design Suite phiên bản 14.2.

4. Khối giao tiếp RS-232 trên FPGA tiếp nhận lệnh từ máy tính bằng kỹ thuật thiết kế nào?
Khối async_receiver trên FPGA được thiết kế bằng ngôn ngữ Verilog HDL dựa trên mô hình máy trạng thái hữu hạn (FSM). Khối liên tục giám sát đường truyền nối tiếp để bắt cạnh xuống của Start bit, sau đó kích hoạt bộ đếm thời gian baud để lấy mẫu chính xác từng bit dữ liệu trong khung truyền và nạp vào thanh ghi nhận.

5. Vì sao tác giả chưa triển khai kỹ thuật Dynamic Voltage Scaling (DVS) trực tiếp trên kit Spartan-3E?
Kit phát triển Spartan-3E Starter Kit được thiết kế sẵn với các mức điện áp cố định từ nhà sản xuất (chủ yếu là 3.3V cho I/O, 2.5V cho VAUX và 1.2V cho VCORE), không tích hợp bộ điều chỉnh điện áp chuyển mạch lập trình được từ bên trong FPGA. Do đó, tác giả tập trung vào kỹ thuật biến đổi tần số (DFS) vốn có thể thực hiện linh hoạt qua việc can thiệp vào các bộ chia xung nhịp logic.

Kết luận

Đồ án tốt nghiệp của tác giả Nguyễn Văn Nhựt đã hệ thống hóa cơ sở lý thuyết về tiêu tán công suất trong vi mạch CMOS và hiện thực hóa thành công mô hình điều hòa công suất sử dụng kỹ thuật Dynamic Frequency Scaling trên kit FPGA Spartan-3E. Hệ thống kết hợp giữa mạch cảm biến dòng điện trở shunt, khối ADC trên vi điều khiển PIC, giao tiếp RS-232 với máy tính và module ứng dụng VGA trên FPGA. Kết quả thực nghiệm đã minh chứng định lượng rằng việc giảm tần số xung nhịp khi hệ thống xử lý tác vụ nhẹ giúp tiết kiệm năng lượng và kéo dài thời gian hoạt động của nguồn pin.