Tổng quan về luận án

Trong kỷ nguyên chuyển đổi số và sự bùng nổ của mạng lưới Internet vạn vật (IoT), an ninh thông tin trở thành trụ cột sống còn của các hệ thống chỉ huy, điều hành thuộc lĩnh vực An ninh - Quốc phòng và Kinh tế - Xã hội. Luận án tiến sĩ toán học với đề tài "Nghiên cứu một số giải pháp nâng cao hiệu năng của thuật toán mã hóa" của tác giả Nguyễn Thị Thu Nga (chuyên ngành Cơ sở toán học cho tin học, mã số 9 46 01 10, thực hiện tại Viện Khoa học và Công nghệ Quân sự - Bộ Quốc phòng dưới sự hướng dẫn của TS. Nguyễn Ngọc Cương) là công trình nghiên cứu tiên phong giải quyết bài toán dung hòa giữa độ an toàn mật mã học cao cấp và hiệu năng tính toán thời gian thực trên các nền tảng phần cứng - phần mềm hiện đại.

Khoảng trống nghiên cứu (Research gap) cốt lõi xuất phát từ thực trạng các thuật toán mật mã khối tiêu chuẩn như AES-256 (FIPS-197) tồn tại điểm yếu tiềm ẩn trong tầng khuếch tán với $2^{16}$ điểm bất động theo phân tích của Z'aba (2010), gây suy giảm biên an toàn trước các kỹ thuật thám mã vi sai và tuyến tính. Đồng thời, cấu trúc phần cứng tuần tự truyền thống không khai thác được triệt để năng lực tính toán song song, dẫn đến độ trễ cao và tiêu tốn tài nguyên phần cứng (vượt mức 3400 Gate Equivalents - GE). Mặt khác, đối với mật mã khóa công khai dựa trên đường cong Elliptic (ECC), rào cản tính toán lớn nhất nằm ở độ phức tạp của các phép nhân đa thức bậc cao với hệ số nguyên lớn trong quá trình khởi tạo tham số an toàn và tính toán ánh xạ song tuyến.

Luận án xác lập hệ thống câu hỏi nghiên cứu và giả thuyết khoa học cụ thể:

  1. Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để thiết kế một ma trận khả tách khoảng cách cực đại (Maximum Distance Separable - MDS) mới cho tầng khuếch tán của mã khối SPN nhằm triệt tiêu điểm bất động, tối ưu hóa số nhánh $B(L) = 5$ và giảm thiểu độ sâu logic trên phần cứng?
  2. Câu hỏi nghiên cứu 2 (RQ2): Cấu trúc phần cứng nào (đường ống toàn phần, lặp, hay lai ghép) tối ưu hóa được tỷ lượng giữa thông lượng (throughput) và diện tích vi mạch (area) cho thuật toán AES-256 cải tiến trên vi mạch khả trình FPGA?
  3. Câu hỏi nghiên cứu 3 (RQ3): Có thể kết hợp Định lý phần dư Trung Hoa (CRT) và Biến đổi Fourier nhanh (FFT) như thế nào để xây dựng thuật toán nhân song song đa thức bậc cao ($n = 2^{10}$ đến $2^{18}$) với hệ số nguyên 256-bit và 512-bit trên vi xử lý đa nhân 64-bit?
  • Giả thuyết nghiên cứu 1 (H1): Việc thay thế ma trận MixColumns nguyên bản bằng ma trận MDS tựa vòng $4 \times 4$ trên trường hữu hạn $\mathbb{F}_{2^8}$ sẽ duy trì số nhánh tối ưu bằng 5 đồng thời giảm tối đa số điểm bất động $N_L = 2^{n(d - \text{rank}(M - I))}$, tăng cường khả năng kháng thám mã đại số.
  • Giả thuyết nghiên cứu 2 (H2): Áp dụng đồng thời CRT và FFT cho phép phân rã không gian tính toán đa thức bậc lớn thành các tác vụ độc lập trên các số nguyên nhỏ, giảm độ phức tạp từ $O(n^2)$ xuống $O(n \log n)$ và rút ngắn đáng kể thời gian tạo tham số an toàn cho đường cong Elliptic.

Khung lý thuyết của luận án được xây dựng trên nền tảng: Lý thuyết xáo trộn và khuếch tán của Shannon (1949), Lý thuyết mã sửa sai đại số (MDS codes), Đại số trừu tượng trên trường hữu hạn Galois $\mathbb{F}_{2^n}$, Lý thuyết nhóm điểm trên đường cong Elliptic, và Giải tích điều hòa rời rạc (Discrete Fourier Transform).

Phạm vi và quy mô nghiên cứu tập trung vào hệ mật mã khối AES-256 với kích thước khối 128 bit ($N_b = 4$), kích thước khóa 256 bit ($N_k = 8$), thực thi RTL trên công cụ Xilinx ISE và ISIM; cùng thuật toán nhân đa thức với bậc $n$ biến thiên từ $2^{10}$ (1024) đến $2^{18}$ (262144) với kích thước hệ số nguyên 256-bit và 512-bit thực nghiệm trên kiến trúc vi xử lý đa lõi (4 nhân) 64-bit.

Literature Review và Positioning

Lý thuyết mật mã hiện đại phát triển dựa trên hai nhánh trụ cột: mật mã đối xứng và mật mã khóa công khai. Trong lĩnh vực mật mã khối, nền tảng lý thuyết bắt đầu từ công trình kinh điển của Claude Shannon (1949) với hai nguyên lý nền tảng: "xáo trộn" (confusion - thực hiện qua S-box phi tuyến) và "khuếch tán" (diffusion - thực hiện qua phép biến đổi tuyến tính). Năm 1997, Viện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ (NIST) phát động cuộc thi chuẩn hóa AES, đánh giá các thuật toán MARS (IBM), RC6 (Ronald Rivest), Serpent (Anderson et al.), Twofish (Bruce Schneier) và Rijndael (Joan Daemen & Vincent Rijmen). Rijndael được lựa chọn nhờ cấu trúc mạng thay thế - hoán vị (SPN) cân bằng giữa tốc độ và tính đơn giản toán học.

Tuy nhiên, các tranh luận học thuật nảy sinh xung quanh thiết kế tầng khuếch tán MixColumns của AES. Tác giả Z'aba (2010) trong luận án tiến sĩ tại Đại học Công nghệ Queensland đã chứng minh ma trận MDS vòng của AES tồn tại $2^{16}$ điểm bất động, khẳng định luận điểm: "càng nhiều điểm bất động thì độ khuếch tán càng thấp, điều này ảnh hưởng trực tiếp đến tính an toàn của thuật toán mã khối". Đối với mã khối hạng nhẹ, Liu Bozhong và Zheng Gong (2011), Zhang Wentao và Zhenzhen Bao (2015) tập trung tối ưu S-box 4-bit, trong khi Sim et al. đề xuất ma trận MDS Hadamard đối hợp nhằm giảm số cổng XOR. Dẫu vậy, các nghiên cứu quốc tế của Sim et al. hay nghiên cứu phần cứng của Elbirt et al. (IEEE Trans. VLSI Syst.) và Gaj (CHES) chủ yếu dừng lại ở việc đếm cổng logic tĩnh mà chưa đánh giá sâu chiều sâu logic mạch (logic depth/số xung nhịp) và vẫn để tồn tại nhiều điểm bất động trong ma trận.

Trong nhánh mật mã khóa công khai, từ phát kiến đột phá của Whitfield Diffie và Martin Hellman (1976), hệ mật RSA ra đời bởi Ron Rivest, Adi Shamir và Leonard Adleman (1977) dựa trên tính khó của bài toán phân tích số nguyên lớn. Song, trước sự xuất hiện của thuật toán lượng tử Peter Shor (1993) và cỗ máy lý thuyết TWIRL (Shamir & Tromer, 2003), RSA đòi hỏi chiều dài khóa ngày càng lớn (tối thiểu 2048 đến 3248 bit). Năm 1985, Neal Koblitz và Victor Miller độc lập đề xuất mật mã trên đường cong Elliptic (ECC). Luận án trích dẫn bằng chứng định lượng then chốt: "Cỡ khoá 3248 bit của hệ mật RSA cho cùng một độ an toàn như 256 bit của hệ mật đường cong elliptic" và "Việc sinh một khoá RSA 512 bit mất khoảng 4 phút, trong khi sinh một khoá ECDSA 163 bit mất có 0,597 giây".

Tại Việt Nam, các công trình của Hoàng Văn Thức (2011), Nguyễn Quốc Toàn (2011), Nguyễn Ngọc Điệp (2016, 2017), Đặng Minh Tuấn (2017) đã giải quyết việc xây dựng tiêu chuẩn tham số an toàn hoặc đề xuất ma trận MDS tựa vòng nhưng chưa tích hợp đánh giá hiệu năng phần cứng chi tiết trên FPGA và chưa giải quyết bài toán tắc nghẽn tính toán trong tạo tham số nhóm điểm ECC. Luận án của Nguyễn Thị Thu Nga định vị chính xác khoảng trống này bằng cách kết hợp giải tích toán học với thực thi phần cứng song song chuyên dụng.

                  ┌─────────────────────────────────────────────────────────────┐
                  │                 LÝ THUYẾT MẬT MÃ HIỆN ĐẠI                   │
                  └──────────────┬───────────────────────────────┬──────────────┘
                                 │                               │
            ┌────────────────────┴──────────────┐   ┌────────────┴────────────────────┐
            │       MẬT MÃ KHỐI ĐỐI XỨNG        │   │       MẬT MÃ KHÓA CÔNG KHAI     │
            └────────────────────┬──────────────┘   └────────────┬────────────────────┘
                                 │                               │
       ┌─────────────────────────┴──────────┐       ┌────────────┴────────────────────┐
       │   Shannon (1949), Daemen & Rijmen  │       │ Diffie-Hellman (1976), RSA(1977)│
       │   (2001 - FIPS 197 AES)            │       │ Koblitz (1985), Miller (1985)   │
       └─────────────────────────┬──────────┘       └────────────┬────────────────────┘
                                 │                               │
       ┌─────────────────────────┴──────────┐       ┌────────────┴────────────────────┐
       │ Hạn chế: Tồn tại 2^16 điểm bất     │       │ Hạn chế: Phép nhân đa thức lớn  │
       │ động (Z'aba 2010); trễ phần cứng   │       │ O(n^2) làm chậm sinh khóa ECDSA │
       └─────────────────────────┬──────────┘       └────────────┬────────────────────┘
                                 │                               │
                                 └──────────────┬────────────────┘
                                                │
                                 ┌──────────────┴──────────────────────────────┐
                                 │            ĐÓNG GÓP CỦA LUẬN ÁN             │
                                 ├─────────────────────────────────────────────┤
                                 │ 1. Ma trận MDS tựa vòng 4x4 triệt tiêu điểm │
                                 │    bất động + Cứng hóa FPGA 3 kiến trúc.    │
                                 │ 2. Thuật toán song song CRT-FFT nhân nhanh  │
                                 │    đa thức bậc cao (n=2^10 đến 2^18).       │
                                 └─────────────────────────────────────────────┘

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mang lại những bước tiến lý thuyết quan trọng mở rộng các mô hình toán học mật mã cổ điển:

  1. Mở rộng lý thuyết khuếch tán Shannon và cấu trúc mã MDS: Bổ sung tiêu chí tối thiểu hóa điểm bất động vào không gian thiết kế ma trận biến đổi tuyến tính. Luận án hình thức hóa mối quan hệ toán học giữa số điểm bất động $N_L$ và hạng của ma trận sai phân: $$N_L = 2^{n(d - \text{rank}(M - I))}$$ Trong đó $M$ là ma trận biến đổi kích thước $d \times d$ trên trường $\mathbb{F}_{2^n}$, $I$ là ma trận đơn vị. Luận án chứng minh rằng việc cực đại hóa $\text{rank}(M - I)$ cho phép giảm thiểu số điểm bất động về mức tối thiểu tuyệt đối mà vẫn bảo toàn số nhánh tối ưu $B(L) = d + 1 = 5$, loại bỏ các kênh rò rỉ thống kê trong tầng khuếch tán.

  2. Mô hình hóa lý thuyết ánh xạ song tuyến và cấu trúc nhóm điểm Elliptic: Thiết lập các mệnh đề toán học xác lập miền tham số an toàn chống lại các tấn công giải logarit rời rạc (ECDLP), đảm bảo điều kiện biên MOV (Menezes-Okamoto-Vanstone) và điều kiện loại trừ kỳ dị của vành tự đồng cấu $\text{End}[E]$.

  3. Mô hình tính toán số học song song CRT-FFT trong vành đa thức: Xây dựng mô hình phân rã đại số biểu diễn đa thức hệ số nguyên lớn trong vành $\mathbb{Z}[x]$ sang tích các trường hữu hạn $\mathbb{Z}{m_i}[x]$ nhờ Định lý phần dư Trung Hoa: $$\mathbb{Z}M[x] \cong \prod{i=1}^{k} \mathbb{Z}{m_i}[x] \quad \text{với } M = \prod_{i=1}^{k} m_i, \quad \gcd(m_i, m_j) = 1$$ Mô hình này chuyển đổi phép chập đa thức thời gian thực từ miền không gian sang miền tần số rời rạc qua biến đổi Fourier nhanh, thiết lập cơ sở lý thuyết cho việc tính toán song song không đồng bộ trên phần cứng đa xử lý.

                      ┌─────────────────────────────────────────────────────────┐
                      │    ĐA THỨC BẬC CAO HỆ SỐ NGUYÊN LỚN f(x), g(x) ∈ Z[x]   │
                      │         (Bậc n = 2^10 đến 2^18, Hệ số 256/512 bit)      │
                      └────────────────────────────┬────────────────────────────┘
                                                   │
                                                   │ [Định lý phần dư Trung Hoa - CRT]
                                                   ▼
                      ┌─────────────────────────────────────────────────────────┐
                      │    PHÂN RÃ THÀNH k HỆ THỐNG ĐA THỨC TRÊN MODULO NHỎ     │
                      │           f_i(x) = f(x) mod m_i ; g_i(x) = g(x) mod m_i │
                      └────────────┬───────────────┬───────────────┬────────────┘
                                   │               │               │
                 [Lõi xử lý 1]     │ [Lõi xử lý 2] │ [Lõi xử lý 3] │ [Lõi xử lý k]
                                   ▼               ▼               ▼
                      ┌─────────────────────────────────────────────────────────┐
                      │           BIẾN ĐỔI FOURIER NHANH (FFT) SONG SONG        │
                      │                 F_i = FFT(f_i),  G_i = FFT(g_i)         │
                      └────────────────────────────┬────────────────────────────┘
                                                   │
                                                   │ [Nhân từng phần tử: H_i = F_i ⊙ G_i]
                                                   │ [Biến đổi ngược: h_i = IFFT(H_i)]
                                                   ▼
                      ┌─────────────────────────────────────────────────────────┐
                      │           KHÔI PHỤC KẾT QUẢ ĐA THỨC TÍCH H(x)           │
                      │                H(x) = CRT_Reconstruct(h_1, ..., h_k)    │
                      └─────────────────────────────────────────────────────────┘

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp chặt chẽ ba lý thuyết toán học độc lập:

  • Lý thuyết mã hóa khối SPN: Phân tích sự phụ thuộc giữa trọng số Hamming $\text{wt}(\Gamma_Z)$ và $\text{wt}(\Gamma_X)$ để xác định số nhánh tối ưu $B(L) = \min{\text{wt}(\Gamma_Z) + \text{wt}(\Gamma_X) : Z \neq 0, X = L(Z)}$.
  • Lý thuyết vành và trường đại số hữu hạn: Biểu diễn các phần tử trường $\mathbb{F}_{2^8}$ dưới dạng đa thức tối thiểu modulo đa thức bất khả quy, tối ưu hóa ma trận tựa vòng $4 \times 4$ với các hệ số có trọng số Hamming thấp nhằm triệt tiêu trễ truyền lan cổng XOR.
  • Lý thuyết thuật toán số học rời rạc: Kết hợp định lý phần dư Trung Hoa với biến đổi Fourier rời rạc đa chiều trên bộ vi xử lý 64-bit, xác lập điều kiện biên cho bậc đa thức $n \in [2^{10}, 2^{18}]$ và giới hạn kích thước modulo $m_i < 2^{64}$.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ chặt chẽ thế giới quan thực chứng (Positivism) kết hợp phương pháp diễn dịch toán học thuần túy với thực nghiệm kiểm chứng trên mô hình phần cứng và phần mềm:

  • Tiếp cận đa mức (Multi-level design): Mức 1 - Xây dựng mô hình giải tích đại số; Mức 2 - Mô hình hóa kiến trúc phần cứng mức truyền thanh ghi (RTL); Mức 3 - Cài đặt thực nghiệm đo kiểm xung nhịp, tài nguyên vi mạch và thời gian thực thi.
  • Tiêu chuẩn thiết kế ma trận MDS: Lựa chọn ma trận $M$ kích thước $4 \times 4$ trên $\mathbb{F}_{2^8}$ thỏa mãn: mọi định thức ma trận con vuông khác 0 (tính chất MDS), ma trận dạng tựa vòng (quasi-cyclic) để tái sử dụng mạch logic, và $\text{rank}(M - I) = 4$ để số điểm bất động $N_L = 2^{8(4-4)} = 1$ (chỉ tồn tại điểm bất động tầm thường $X=0$).

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu được chuẩn hóa qua 4 pha kiểm soát nghiêm ngặt:

  1. Thiết kế cấu trúc RTL: Xây dựng 3 mô hình kiến trúc phần cứng cho AES-256 cải tiến:
    • Kiến trúc đường ống toàn phần (Fully Pipelined): Chèn các thanh ghi chốt (pipeline registers) giữa 14 vòng biến đổi, cho phép xử lý một khối dữ liệu mới trên mỗi chu kỳ xung nhịp.
    • Kiến trúc lặp (Iterative): Tái sử dụng một module vòng đơn lẻ cho tất cả các vòng lặp, tối thiểu hóa diện tích logic.
    • Kiến trúc lai ghép (Hybrid): Kết hợp giữa cuộn vòng một phần và kỹ thuật đường ống cục bộ nhằm cân bằng tối ưu tài nguyên và tốc độ.
  2. Quy trình tổng hợp và kiểm tra mô phỏng: Sử dụng công cụ Xilinx Integrated Software Environment (ISE) và trình mô phỏng ISIM. Đánh giá kiểm thử độ chính xác chức năng với các test vector chuẩn từ NIST.
  3. Quy trình thực thi thuật toán CRT-FFT: Lập trình tối ưu hóa trên nền tảng C/C++ 64-bit, khai thác tập lệnh mở rộng của CPU đa nhân, phân chia tính toán modulo giữa 4 luồng xử lý song song độc lập.
                                  QUY TRÌNH NGHIÊN CỨU VÀ ĐO KIỂM THỰC NGHIỆM
 ┌────────────────────────────────────────────────────────────────────────────────────────────────────────┐
 │ Pha 1: Giải tích Toán học                                                                             │
 │ - Thiết lập ma trận MDS tựa vòng 4x4 trên F_{2^8}                                                     │
 │ - Chứng minh triệt tiêu điểm bất động: rank(M - I) = 4  ==>  N_L = 1 (thay vì 2^16 như AES gốc)        │
 └───────────────────────────────────┬────────────────────────────────────────────────────────────────────┘
                                     │
                                     ▼
 ┌────────────────────────────────────────────────────────────────────────────────────────────────────────┐
 │ Pha 2: Thiết kế Kiến trúc Phần cứng RTL                                                                │
 │ - Xây dựng 03 kiến trúc: Đường ống toàn phần (Pipelined), Lặp (Iterative), Lai ghép (Hybrid)          │
 │ - Tối ưu hóa tầng MixColumns đề xuất với ma trận MDS mới                                               │
 └───────────────────────────────────┬────────────────────────────────────────────────────────────────────┘
                                     │
                                     ▼
 ┌────────────────────────────────────────────────────────────────────────────────────────────────────────┐
 │ Pha 3: Mô phỏng & Đo kiểm Vi mạch (FPGA / Xilinx ISE / ISIM)                                          │
 │ - Đánh giá tần số cực đại F_max (MHz), Thông lượng Throughput (Gbps), Tài nguyên LUTs/Slices          │
 └───────────────────────────────────┬────────────────────────────────────────────────────────────────────┘
                                     │
                                     ▼
 ┌────────────────────────────────────────────────────────────────────────────────────────────────────────┐
 │ Pha 4: Thực nghiệm Thuật toán Số học Song song (CRT-FFT trên CPU 64-bit Đa nhân)                       │
 │ - Đo kiểm thời gian nhân đa thức n = 2^10 đến 2^18 với hệ số 256-bit và 512-bit                       │
 │ - So sánh định lượng trực tiếp với phương pháp nhân cổ điển O(n^2)                                     │
 └────────────────────────────────────────────────────────────────────────────────────────────────────────┘

Data và phân tích

Phân tích định lượng hiệu năng được thực hiện trên hai tập dữ liệu thực nghiệm độc lập:

Tập thực nghiệm 1: Đánh giá kiến trúc phần cứng AES-256 đề xuất trên FPGA (công cụ ISE/ISIM):

  • Đánh giá thông số diện tích (số lượng Slices, Look-Up Tables - LUTs, Flip-Flops).
  • Đánh giá thông số thời gian (tần số hoạt động cực đại $F_{\max}$, độ trễ chu kỳ, thông lượng dữ liệu tính bằng Gbps).

Tập thực nghiệm 2: Đánh giá thuật toán nhân nhanh đa thức CRT-FFT so với thuật toán cổ điển ($O(n^2)$):

  • Các số nguyên tố modulo $m_i$ được chọn lọc kỹ lưỡng để tối ưu hóa tính toán số học 64-bit không tràn số.
  • Bậc đa thức $n \in {2^{10}, 2^{11}, 2^{12}, 2^{13}, 2^{14}, 2^{15}, 2^{16}, 2^{17}, 2^{18}}$.
  • Kích thước hệ số nguyên: 256 bit và 512 bit.

Phát hiện đột phá và implications

Những phát hiện then chốt

Luận án cung cấp các phát hiện đột phá với số liệu minh chứng trực tiếp:

  1. Triệt tiêu hoàn toàn rủi ro điểm bất động trong AES-256: Ma trận MDS tựa vòng $4 \times 4$ đề xuất đạt $\text{rank}(M - I) = 4$, kéo giảm số điểm bất động từ $2^{16}$ (65.536 điểm) ở chuẩn AES nguyên bản xuống còn duy nhất 1 điểm bất động tầm thường ($X = 0$), trong khi vẫn bảo toàn tuyệt đối số nhánh $B(L) = 5$. Kết quả này nâng cao rõ rệt biên an toàn chống thám mã vi sai và thám mã tuyến tính.

  2. Ưu việt vượt trội của các kiến trúc phần cứng AES-256 cải tiến: Mô phỏng RTL trên Xilinx ISIM cho thấy:

    • Kiến trúc đường ống toàn phần: Đạt thông lượng cực đại, xử lý dòng dữ liệu liên tục 128 bit/chu kỳ xung nhịp ở tần số cao, đáp ứng hoàn hảo các kênh truyền thông quân sự băng thông siêu rộng.
    • Kiến trúc lặp: Tiết kiệm diện tích vi mạch tối đa, giảm thiểu đáng kể số lượng Slice LUTs, phù hợp cho các thiết bị nhúng IoT quân sự giới hạn nghiêm ngặt về năng lượng.
    • Kiến trúc lai ghép: Tạo ra điểm cân bằng tối ưu giữa tần số hoạt động và diện tích sử dụng, dung hòa hiệu quả giữa chi phí và tốc độ.

  3. Gia tốc vượt bậc của thuật toán nhân đa thức CRT-FFT: Dữ liệu thực nghiệm từ các Bảng so sánh thời gian tính toán của luận án đối với đa thức bậc $n = 2^{10}$ đến $2^{18}$ chỉ ra ưu thế áp đảo của giải pháp đề xuất:

    • Với hệ số 256-bit: Ở bậc nhỏ ($n = 2^{10}$), thời gian thực thi của CRT-FFT tương đương phương pháp cổ điển; nhưng khi bậc tăng lên $n = 2^{18}$ (262.144 bậc), thuật toán CRT-FFT nhanh hơn phương pháp nhân cổ điển hàng trăm lần nhờ việc hạ độ phức tạp tính toán từ $O(n^2)$ xuống $O(n \log n)$ và tận dụng 4 luồng vi xử lý 64-bit song song.
    • Với hệ số 512-bit: Khoảng cách hiệu năng phân hóa rõ rệt hơn nữa. Tốc độ tính toán của thuật toán đề xuất vượt trội hoàn toàn, xóa bỏ nút thắt cổ chai trong việc tính toán số học trên các trường mở rộng.

  4. Tối ưu hóa quy trình thỏa thuận khóa và tính toán cặp song tuyến trên ECC: Ứng dụng thuật toán nhân nhanh CRT-FFT giúp rút ngắn căn bản thời gian sinh tham số cho giao thức Diffie-Hellman trên đường cong Elliptic (ECDH) và thuật toán chữ ký số ECDSA, cho phép triển khai các giao thức thỏa thuận khóa an toàn một vòng cho 3 bên hoặc nhiều bên trong môi trường mạng tác chiến cơ động.

 Tốc độ
 (ms) ▲
      │                                                        / [Nhân cổ điển O(n^2)]
      │                                                       /
      │                                                      /
      │                                                     /
      │                                                    /
      │                                                   /
      │                                                  /
      │                                                 /
      │                                                /
      │                                               /
      │                                              /
      │                                             /  
      │                                            /   ┌───────────────────────────────┐
      │                                           /    │ [Đề xuất: CRT-FFT O(n log n)] │
      │                                          /     └───────────────────────────────┘
      │                                         /──────────────────────────────────────
      └────────────────────────────────────────┴────────────────────────────────────────►
       n = 2^10                                n = 2^14                                n = 2^18
                                            Bậc đa thức (n)

Implications đa chiều

  • Về mặt lý thuyết: Thiết lập mô hình hoàn chỉnh về thiết kế ma trận khuếch tán không điểm bất động, đóng góp luận cứ mới cho lý thuyết mã khối SPN hiện đại.
  • Về mặt phương pháp luận: Chuẩn hóa quy trình đồng thiết kế phần cứng - thuật toán (Hardware-Algorithm Co-design), kết hợp giải tích số học modulo lớn với cấu trúc song song mức vi mạch.
  • Về ứng dụng thực tiễn: Cung cấp các lõi IP Core mã hóa AES-256 tối ưu sẵn sàng đóng gói trên ASIC/FPGA cho các thiết bị bảo mật truyền tin quân sự, thiết bị đầu cuối thông tin di động, thẻ thông minh (EMV) và thiết bị định danh vô tuyến RFID.
  • Về mặt chính sách và quốc phòng: Tạo tiền đề tự chủ công nghệ mật mã quốc gia, phục vụ công tác cơ yếu của Ban Cơ yếu Chính phủ và Bộ Quốc phòng, giảm phụ thuộc vào các module phần cứng ngoại nhập.

Limitations và Future Research

Mặc dù đạt được những kết quả đột phá, luận án thẳng thắn thừa nhận các giới hạn nghiên cứu:

  1. Môi trường thực nghiệm phần cứng: Các kết quả đánh giá kiến trúc AES-256 mới dừng lại ở mức mô phỏng kiểm tra chức năng và tổng hợp logic trên công cụ phần mềm Xilinx ISE/ISIM, chưa tiến hành chế tạo thử nghiệm vi mạch chuyên dụng ASIC (Tape-out) thực tế để đo kiểm công suất tiêu thụ thực và tương thích điện từ.
  2. Khả năng chống tấn công kênh kề (Side-Channel Attacks): Thiết kế mới tập trung vào tối ưu hóa thông lượng và triệt tiêu điểm bất động lý thuyết, chưa tích hợp các cơ chế che chắn (masking/hiding) chống tấn công phân tích năng lượng vi sai (DPA) hay tấn công tiêm lỗi (Fault Injection Attack) trên phần cứng.
  3. Phạm vi lớp bài toán số học: Thuật toán CRT-FFT được tối ưu hóa cho đa thức với hệ số nguyên lớn trong vành $\mathbb{Z}[x]$, chưa mở rộng sang các cấu trúc đại số của mật mã hậu lượng tử (Post-Quantum Cryptography) dựa trên lưới (Lattice-based cryptography như NTRU, Kyber) trên các vành thương phức tạp $\mathbb{Z}_q[x]/(x^n + 1)$.

Chương trình nghiên cứu tương lai:

  • Chế tạo mẫu thử vi mạch ASIC cho core AES-256 cải tiến sử dụng công nghệ bán dẫn 28nm/16nm.
  • Nghiên cứu tích hợp các giải pháp chống tấn công kênh kề bậc cao trực tiếp vào tầng biến đổi ma trận MDS.
  • Mở rộng thuật toán nhân nhanh CRT-FFT sang các hệ mật mã hậu lượng tử trên vành (Ring-LWE).
  • Phát triển giao thức trao đổi khóa nhóm động dựa trên đường cong Elliptic siêu kỳ dị (Supersingular Elliptic Curves).

Tác động và ảnh hưởng

Công trình nghiên cứu của NCS Nguyễn Thị Thu Nga tạo ra tác động sâu rộng trên nhiều bình diện:

  • Ảnh hưởng học thuật: Định hình một hướng nghiên cứu mới kết hợp chặt chẽ giữa toán học rời rạc lý thuyết và kỹ thuật vi điện tử mật mã tại Việt Nam. Các kết quả công bố trên các tạp chí khoa học chuyên ngành uy tín khẳng định năng lực nghiên cứu độc lập của tác giả.
  • Chuyển đổi công nghiệp & An ninh quốc phòng: Các giải pháp phần cứng đề xuất có khả năng chuyển giao trực tiếp cho các nhà máy sản xuất thiết bị vô tuyến điện quân sự, hệ thống thông tin chỉ huy tác chiến điện tử, và các trung tâm dữ liệu mật mã quốc gia.
  • Lợi ích kinh tế - xã hội: Việc ứng dụng các thuật toán mã hóa tối ưu giúp giảm chi phí đầu tư phần cứng chuyên dụng nhập ngoại, thúc đẩy bảo vệ dữ liệu nhạy cảm trong hệ thống ngân hàng, chính phủ điện tử và các hạ tầng thông tin trọng yếu quốc gia.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học giả chuyên ngành Mật mã / An toàn thông tin: Tiếp cận phương pháp thiết kế tầng tuyến tính SPN tối ưu và kỹ thuật phân rã thuật toán số học CRT-FFT.
  • Kỹ sư thiết kế phần cứng vi mạch (FPGA/ASIC Designers): Sử dụng trực tiếp các kiến trúc RTL (Pipelined, Iterative, Hybrid) để tích hợp vào các lõi SoC bảo mật.
  • Các cơ quan Cơ yếu, An ninh - Quốc phòng: Sở hữu giải pháp công nghệ tự chủ, đảm bảo an toàn tuyệt đối cho hệ thống thông tin chỉ đạo, chỉ huy tác chiến thời gian thực.
  • Doanh nghiệp phát triển thiết bị IoT và Smart City: Ứng dụng các module mã hóa gọn nhẹ với chi phí tài nguyên thấp nhằm bảo vệ dữ liệu truyền thông công cộng.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào? Trả lời: Đóng góp độc đáo nhất là việc mở rộng Lý thuyết khuếch tán của Shannon và Lý thuyết mã MDS bằng cách tích hợp điều kiện triệt tiêu điểm bất động ($\text{rank}(M - I) = d$) vào không gian thiết kế ma trận $4 \times 4$ trên $\mathbb{F}_{2^8}$. Thay vì chỉ tập trung vào số nhánh $B(L) = 5$ như các nghiên cứu truyền thống, luận án đã thiết kế ma trận tựa vòng giảm số điểm bất động từ $2^{16}$ xuống 1, xóa bỏ hoàn toàn kênh tấn công thống kê tiềm ẩn.

2. Đột phá về phương pháp luận so với các nghiên cứu quốc tế trước đây? Trả lời: So với công trình của Sim et al. (chỉ khảo sát ma trận Hadamard qua số cổng XOR lý thuyết) và Elbirt et al. (chỉ khảo sát FPGA tuần tự), luận án thực hiện phương pháp đồng thiết kế toàn diện: vừa chứng minh chặt chẽ tính chất đại số trên trường hữu hạn, vừa phân tích chiều sâu logic xung nhịp, đồng thời hiện thực hóa 3 mô hình RTL (Đường ống toàn phần, Lặp, Lai ghép) được kiểm chứng hoàn chỉnh trên công cụ ISIM.

3. Phát hiện thực nghiệm bất ngờ nhất được hỗ trợ bởi dữ liệu? Trả lời: Phát hiện về tính phân kỳ hiệu năng của thuật toán nhân đa thức CRT-FFT: Ở bậc đa thức $n \ge 2^{14}$, đường cong thời gian của phương pháp cổ điển tăng vọt theo hàm bậc hai $O(n^2)$, trong khi CRT-FFT duy trì mức tăng gần tuyến tính $O(n \log n)$. Tại bậc $n = 2^{18}$ với hệ số 512-bit, thuật toán đề xuất đạt tốc độ vượt trội gấp hàng trăm lần, phá vỡ định kiến cho rằng chi phí phụ trợ (overhead) của biến đổi Fourier sẽ làm chậm tính toán trên máy tính đa nhân.

4. Luận án có cung cấp giao thức tái lập thực nghiệm (Replication Protocol) không? Trả lời: Có. Luận án trình bày chi tiết các thông số toán học của ma trận MDS đề xuất, danh sách các số nguyên tố $m_i$ sử dụng cho phân rã CRT, sơ đồ nguyên lý RTL chi tiết của từng khối mã hóa/giải mã, và quy trình thiết lập môi trường mô phỏng trên công cụ Xilinx ISE/ISIM, cho phép cộng đồng nghiên cứu tái lập chính xác mọi kết quả thực nghiệm.

5. Chương trình nghị sự nghiên cứu 10 năm tiếp theo được định hình như thế nào? Trả lời: Hướng tới hoàn thiện hệ sinh thái mật mã phần cứng tự chủ: Hiện thực hóa quy trình thiết kế vật lý ASIC 16nm cho core AES-256; phát triển các bộ đồng xử lý mật mã lai ghép (Crypto-Coprocessor) hỗ trợ đồng thời ECC 256-bit và thuật toán chữ ký số hậu lượng tử trên lưới (Lattice-based DSA) thông qua bộ tăng tốc nhân đa thức CRT-FFT.

Kết luận

Công trình nghiên cứu luận án tiến sĩ của tác giả Nguyễn Thị Thu Nga đã giải quyết xuất sắc các mục tiêu khoa học đề ra, đóng góp những giá trị cốt lõi:

  1. Thiết kế thành công ma trận MDS tựa vòng $4 \times 4$ mới: Đạt số nhánh tối ưu $B(L) = 5$ và triệt tiêu $2^{16}$ điểm bất động trên tầng khuếch tán của thuật toán mã khối AES.
  2. Hiện thực hóa 3 kiến trúc RTL phần cứng tối ưu cho AES-256: Bao gồm kiến trúc đường ống toàn phần đạt thông lượng siêu cao, kiến trúc lặp tiết kiệm diện tích logic, và kiến trúc lai ghép tối ưu hóa hiệu năng, được mô phỏng xác thực trên công cụ ISIM.
  3. Phát triển thuật toán song song nhân nhanh đa thức CRT-FFT: Giảm độ phức tạp tính toán xuống $O(n \log n)$, tăng tốc vượt bậc phép nhân đa thức bậc cao ($n = 2^{10}$ đến $2^{18}$) với hệ số 256-bit và 512-bit trên CPU 64-bit đa nhân.
  4. Tối ưu hóa quy trình sinh tham số an toàn và trao đổi khóa trên đường cong Elliptic: Nâng cao hiệu năng thực thi các giao thức ECDH và chữ ký số ECDSA phục vụ các bài toán an ninh mạng đa bên.
  5. Định hình bước tiến phương pháp luận vững chắc: Kết hợp nhuần nhuyễn giữa toán học giải tích trừu tượng và kỹ thuật vi mạch thực nghiệm, tạo tiền đề vững chắc cho việc nghiên cứu và làm chủ các công nghệ mật mã chuyên dụng phục vụ sự nghiệp bảo vệ Tổ quốc trong thời kỳ mới.