dce 2017 COMPUTER ARCHITECTURE CSE Fall 2017 Faculty of Computer Science and Engineering BK TP.HCM Department of Computer Engineering Vo Tan Phuong http://www.vn/~vtphuong dce 2017 Chapter 5 Bộ nhớ máy tính Computer Architecture – Chapter 5 ©Fall 2017, CS 2 dce 2017 Nội dung trình bày Công nghệ và thuật ngữ liên quan đến bộ nhớ Tổ chức / thiết kế bộ nhớ Sự cần thiết phải có bộ nhớ đệm Phân loại bộ nhớ đệm Đánh giá hiệu năng của bộ nhớ đệm Computer Architecture – Chapter 5 ©Fall 2017, CS 3 dce 2017 Máy tính PC Nhìn từ bên ngoài, bộ RAM CPU RAM xử lý kết nối với RAM và chip cầu bắc (quản lý các kết nối vào bus Card Chip cầu bắc đồ tốc độ cao như card đồ họa Khe cắm PCI họa, khe PCI), chip cầu bắc nối với chip cầu Chip nam (quản lý USB bus, cầu nam network, ổ cứng, ổ CD…) Computer Architecture – Chapter 5 ©Fall 2017, CS 4 dce 2017 Hệ thống bộ nhớ máy tính Bộ nhớ máy tính hiểu Processor Devices theo nghĩa rộng là tất cả nơi chứa dữ liệu Control Memory Input (thanh ghi, bộ nhớ Datapath Output đệm, bộ nhớ chính, bộ nhớ ngoài) Microprocessor Hệ thống bộ nhớ tổ Registers chức theo mô hình phân cấp, trên cùng là L1 Cache bộ thanh ghi, đến bộ L2 Cache Bigger nhớ đệm L1, L2, bộ Faster Memory Bus nhớ chính, bộ nhớ phụ Main Memory I/O Bus Magnetic or Flash Disk Computer Architecture – Chapter 5 ©Fall 2017, CS 5 dce 2017 Hệ thống bộ nhớ phân cấp trong Pipline MIPS CPU Imm16 Imm E ALU result 32 0 32 1 A ALUout Register File I-Cache Instruction Rs 5 BusA 2 D-Cache WB Data A 0 RA 3 Instruction Rt 5 L Address BusB 32 RB 0 U PC Address Data_out 1 1 1 B RW 2 0 Data_in D BusW 3 32 32 Rd2 Rd3 Rd4 0 1 Rd clk Instruction Block Block Address Block Address D-Cache miss I-Cache miss I-Cache miss hoặc D-Cache miss Data Block làm quá trình pipeline bị stall Interface to L2 Cache or Main Memory Computer Architecture – Chapter 5 ©Fall 2017, CS 6 dce 2017 Cấu tạo thanh ghi Thanh ghi có thành phần chính là các D Flip-Flop, có n bit dữ liệu vào, n bit dữ liệu ra, tín hiệu WE (Write Enable) và tín hiệu xung nhịp Clock Register D Flip-Flop D Q C D0 D Q C D1 Data_In Data_Out 32. D Q C D31 D Latch WE Clock Computer Architecture – Chapter 5 ©Fall 2017, CS 7 dce 2017 Chi tiết bộ thanh ghi Bộ thanh ghi MIPS gồm 32 thanh ghi 32 bit; RA, RB là 2 đầu vào yêu cầu truy xuất dữ liệu, dữ liệu được đưa ra BusA, BusB; để ghi dữ liệu cần chỉ ra nơi lưu RW, giá trị lưu BusW, yêu cầu ghi RegWrite và thời điểm ghi được đồng bộ với xung nhịp Clock Register 5 RA File BusA 32 5 RB 32 5 BusB RW Clock BusW 32 RegWrite Computer Architecture – Chapter 5 ©Fall 2017, CS 8 dce 2017 Bộ nhớ truy xuất ngẫu nhiên RAM Là một mảng 2n phần tử nhớ, mỗi phần tử nhớ lưu trữ m-bit dữ liệu Là bộ nhớ “bốc hơi” Dữ liệu chỉ được lưu khi còn được cung cấp điện Truy xuất ngẫu nhiên Thời gian truy xuất dữ liệu từ một phần tử nhớ bất kỳ là như nhau Tín hiệu điều khiển Output Enable (OE) RAM n Yêu cầu xuất dữ liệu khi “đọc” Address Data Tín hiệu điều khiển Write Enable (WE) m OE WE Yêu cầu ghi dữ liệu 2n × m RAM : n-bit địa chỉ, m-bit dữ liệu Computer Architecture – Chapter 5 ©Fall 2017, CS 9 dce 2017 Công nghệ bộ nhớ Static RAM (SRAM) dùng cho bộ nhớ đệm 1 bit nhớ cần 6 transistor Tốc độ truy xuất dữ liệu cao (~ 1ns) Cần ít năng lượng để duy trì giá trị lưu trữ Dynamic RAM (DRAM) dùng cho bộ nhớ chính 1 bit nhớ cần 1 transistor + 1 capacitor Tốc độ truy xuất dữ liệu thấp (~ 100ns) Cần phải ghi lại giá trị vào ô nhớ sau khi đọc Cần phải định kỳ “làm tươi” Mỗi hàng có thể được làm tươi đồng thời Computer Architecture – Chapter 5 ©Fall 2017, CS 10 dce 2017 Cấu tạo SRAM Computer Architecture – Chapter 5 ©Fall 2017, CS 11 dce 2017 Cấu tạo DRAM Computer Architecture – Chapter 5 ©Fall 2017, CS 12 dce 2017 Mô hình bit nhớ của DRAM 1 bit nhớ sử dụng tụ làm phần tử lưu trữ Tụ có đặt tính “rò điện tích” theo thời gian Cần “làm tươi” để giữ mức điện thế tương ứng mức 1 Computer Architecture – Chapter 5 ©Fall 2017, CS 13 dce 2017 Chu kỳ làm tươi DRAM Chu kỳ làm tươi (refresh cycle) vào khoảng 10ms Việc làm tươi được thực hiện cho toàn bộ nhớ Mỗi hàng sẽ được đọc và ghi trở lại để phục hồi điện tích Băng thông bộ nhớ bị giảm bởi việc làm tươi Voltage 1 Written Refreshed Refreshed Refreshed for 1 Threshold voltage 0 Stored Refresh Cycle Voltage Time for 0 Computer Architecture – Chapter 5 ©Fall 2017, CS 14 dce 2017 Ví dụ một IC DRAM 24 chân, dạng dual in-line cho bộ nhớ 16Mbit = 222 4 22-bit địa chỉ bao gồm Chú thích: 11-bit row address Ai Address bit i CAS Column address strobe 11-bit column address Dj Data bit j NC No connection Địa chỉ hàng và cột dùng chung OE Output enable RAS Row address strobe 11 đường địa chỉ A0-A10 WE Write enable Vss D4 D3 CAS OE A9 A8 A7 A6 A5 A4 Vss 24 23 22 21 20 19 18 17 16 15 14 13 1 2 3 4 5 6 7 8 9 10 11 12 Vcc D1 D2 WE RAS NC A10 A0 A1 A2 A3 Vcc Computer Architecture – Chapter 5 ©Fall 2017, CS 15 dce 2017 Ví dụ cấu trúc của DRAM Row decoder Lựa chọn hàng để đọc/ghi Row Decoder Row address 2r × 2c × m bits Column decoder r. Cell Matrix Lựa chọn cột để đọc/ghi Cell Matrix Mảng 2 chiều các phần tử nhớ Sense/write amplifiers m Data Row Latch 2c × m bits Sense/Write amplifiers. Làm rõ mức 0/1 khi đọc/ghi Column Decoder Sử dụng chung đường dữ liệu vào/ra c Column address Computer Architecture – Chapter 5 ©Fall 2017, CS 16 dce 2017 Thông số DRAM Year Row Column Cycle Time Chip size Type Produced access access New Request 1980 64 Kbit DRAM 170 ns 75 ns 250 ns 1983 256 Kbit DRAM 150 ns 50 ns 220 ns 1986 1 Mbit DRAM 120 ns 25 ns 190 ns 1989 4 Mbit DRAM 100 ns 20 ns 165 ns 1992 16 Mbit DRAM 80 ns 15 ns 120 ns 1996 64 Mbit SDRAM 70 ns 12 ns 110 ns 1998 128 Mbit SDRAM 70 ns 10 ns 100 ns 2000 256 Mbit DDR1 65 ns 7 ns 90 ns 2002 512 Mbit DDR1 60 ns 5 ns 80 ns 2004 1 Gbit DDR2 55 ns 5 ns 70 ns 2006 2 Gbit DDR2 50 ns 3 ns 60 ns 2010 4 Gbit DDR3 35 ns 1 ns 37 ns 2012 8 Gbit DDR3 30 ns 0.5 ns 31 ns Computer Architecture – Chapter 5 ©Fall 2017, CS 17 dce 2017 SDRAM và DDR SDRAM SDRAM: Synchronous Dynamic RAM Thêm tín hiệu clock vào DRAM SDRAM được đồng bộ với xung nhịp hệ thống DRAM với công nghệ cũ là loại bất đồng bộ Khi xung nhịp hệ thống tăng, SDRAM có hiệu năng cao hơn DRAM bất đồng bộ DDR: Double Data Rate SDRAM Giống với SDRAM, DDR đồng bộ với xung nhịp hệ thống, nhưng khác ở chỗ DDR độc dữ liệu tại cạnh lên và cạnh xuống của tín hiệu xung nhịp Computer Architecture – Chapter 5 ©Fall 2017, CS 18 dce 2017 Transfer Rates & Peak Bandwidth Standard Memory Millions Transfers Module Peak Name Bus Clock per second Name Bandwidth DDR-200 100 MHz 200 MT/s PC-1600 1600 MB/s DDR-333 167 MHz 333 MT/s PC-2700 2667 MB/s DDR-400 200 MHz 400 MT/s PC-3200 3200 MB/s DDR2-667 333 MHz 667 MT/s PC-5300 5333 MB/s DDR2-800 400 MHz 800 MT/s PC-6400 6400 MB/s DDR2-1066 533 MHz 1066 MT/s PC-8500 8533 MB/s DDR3-1066 533 MHz 1066 MT/s PC-8500 8533 MB/s DDR3-1333 667 MHz 1333 MT/s PC-10600 10667 MB/s DDR3-1600 800 MHz 1600 MT/s PC-12800 12800 MB/s DDR4-3200 1600 MHz 3200 MT/s PC-25600 25600 MB/s 1 Transfer = 64 bits = 8 bytes of data Computer Architecture – Chapter 5 ©Fall 2017, CS 19 dce 2017 Nội dung trình bày Công nghệ và thuật ngữ liên quan đến bộ nhớ Tổ chức / thiết kế bộ nhớ Sự cần thiết phải có bộ nhớ đệm Phân loại bộ nhớ đệm Đánh giá hiệu năng của bộ nhớ đệm Computer Architecture – Chapter 5 ©Fall 2017, CS 20 dce 2017 Tổ chức bộ nhớ 2 4 Giải mã Địa chỉ 00 (0) địa chỉ Địa chỉ 01 (1) n 2n Địa chỉ 10 (2) địa Giải mã lựa Địa chỉ 11 (3) địa chỉ chỉ chọn 4 x 8 bit Dữ liệu 8 bit 3 8 Địa chỉ 000 (0) Giải mã Địa chỉ 001 (1) địa chỉ Địa chỉ 010 (2) Địa chỉ 011 (3) Địa chỉ 100 (4) Địa chỉ 101 (5) Địa chỉ 110 (6) 8 x 16 bit Địa chỉ 111 (7) Dữ liệu 16 bit byte cao byte thấp ©2010, Dr.
Dinh Duc Anh Vu 21 Computer Architecture – Chapter 5 ©Fall 2017, CS 21 dce 2017 Tổ chức theo dung lượng A15 – A0 64K x 8 bit 64K x 8 bit 64K x 8 bit 2 4 A17 Giải mã 64K x 8 bit A16 địa chỉ Tổng cộng có 256K x 8 bit D 7 – D0 ©2010, Dr. Dinh Duc Anh Vu 22 Computer Architecture – Chapter 5 ©Fall 2017, CS 22 dce 2017 Tổ chức theo kích thước 64K x 8 bit 64K x 8 bit 64K x 8 bit 64K x 8 bit A15 – A0 D31 – D24 D23 – D16 D15 – D8 D7 – D0 Tổng cộng có 64K x 32 bit ©2010, Dr. Dinh Duc Anh Vu 23 Computer Architecture – Chapter 5 ©Fall 2017, CS 23 dce 2017 Giải mã địa chỉ bộ nhớ A12 A11 00 0000 0000 08 0000 1000 Bộ nhớ 0000 0000 07FF Bank 0 0800 Tuyến địa chỉ 0000 07FF 0FFF Mạch 1000 giải mã Bank 1 07FF 17FF địa chỉ 0000 1800 Bank 2 07FF 1FFF 0000 10 0001 0000 Bank 3 07FF 18 0001 1000 ©2010, Dr. Dinh Duc Anh Vu 24 Computer Architecture – Chapter 5 ©Fall 2017, CS 24 dce 2017 Giải mã địa chỉ bộ nhớ Địa chỉ A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0000 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0001 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 .