Tổng quan về luận án

Sự phát triển vượt bậc của công nghệ bán dẫn và vi điện tử đã thúc đẩy quá trình chuyển dịch tất yếu từ các bộ xử lý đơn lõi tần số cao sang cấu trúc vi xử lý đa lõi, đa luồng trên một chip duy nhất (Chip Multiprocessors - CMP tích hợp Simultaneous Multithreading - SMT). Động lực cốt lõi của bước chuyển dịch này được định hình bởi Định luật Moore với nhận định kinh điển: “Số lượng transistor được tích hợp trên một inch vuông của chip tăng gấp đôi cứ sau 18 tháng”. Tuy nhiên, sự gia tăng mật độ bóng bán dẫn và số lượng lõi xử lý trên chip vấp phải rào cản vật lý nghiêm trọng: "bức tường bộ nhớ" (memory wall) và độ trễ truyền thông trên mạng liên kết chip (On-Chip Interconnection Network - OCIN). Độ lệch pha giữa tốc độ tính toán của đơn vị xử lý trung tâm (CPU) và băng thông truy xuất bộ nhớ chính (DRAM) dẫn đến tình trạng suy giảm nghiêm trọng hiệu năng thực tế của hệ thống.

Khoảng trống nghiên cứu (Research Gap) then chốt mà luận án giải quyết là sự thiếu vắng các mô hình toán học giải tích toàn diện có khả năng lượng hóa và tối ưu hóa phân cấp bộ nhớ đệm (Cache Hierarchy) đa tầng (L1, L2, L3) kết hợp đồng thời với cấu trúc mạng liên kết trên chip (OCIN) trong không gian thiết kế CMP đa luồng quy mô lớn. Các nghiên cứu trước đây (như Hill & Marty, 2008; Hennessy & Patterson, 2011) chủ yếu khảo sát hiệu năng vi xử lý thông qua mô phỏng mức chu kỳ (cycle-accurate simulation) vốn đòi hỏi chi phí tính toán khổng lồ và khó khái quát hóa không gian trạng thái xếp hàng. Luận án đặt ra 3 câu hỏi nghiên cứu và 3 giả thuyết tương ứng:

  • Câu hỏi nghiên cứu 1 (RQ1): Cấu trúc phân cấp bộ nhớ cache (2 cấp: Private L1 / Shared L2 so với 3 cấp: Private L1 / Private L2 / Shared L3) tác động như thế nào đến độ trễ truy cập trung bình (AMAT), thời gian phản hồi và thông lượng hệ thống khi số lượng lõi tăng từ 2, 4 đến 8 lõi với mật độ 8 luồng/lõi?
    • Giả thuyết 1 ($H_1$): Việc bổ sung bộ nhớ cache cấp 3 (L3) dùng chung kết hợp phân bổ L2 riêng cho từng lõi sẽ triệt tiêu hiện tượng nghẽn cổ chai tại bus hệ thống, giúp giảm thời gian chờ trung bình tại các trạm phục vụ trên 35% so với cấu trúc 2 cấp cache truyền thống.
  • Câu hỏi nghiên cứu 2 (RQ2): Cấu trúc tổ chức phân cụm lõi (Clustered CMP) với bộ nhớ đệm L3 cục bộ theo cụm có ưu việt hơn cấu trúc L3 tập trung toàn cục khi mở rộng hệ thống lên các cấu hình đa lõi mật độ cao không?
    • Giả thuyết 2 ($H_2$): Tổ chức phân cụm vi xử lý (2 cụm, mỗi cụm 4 lõi/8 luồng) sở hữu L3 riêng cho từng cụm sẽ tối ưu hóa tính cục bộ không gian (spatial locality), giảm thiểu xung đột dữ liệu (cache contention) và gia tăng thông lượng tổng thể của hệ thống vượt trội so với cấu trúc dùng chung L3 duy nhất.
  • Câu hỏi nghiên cứu 3 (RQ3): Quy luật biến thiên của độ trễ truyền thông trung bình và hệ số tăng tốc (Speedup) diễn ra như thế nào khi mở rộng mạng liên kết trên chip (OCIN) từ 8 đến 128 lõi trên các cấu hình hình học khác nhau (Ring, 2D-Mesh, 2D-Torus, 3D-Mesh, 3D-Torus)?
    • Giả thuyết 3 ($H_3$): Các cấu trúc liên kết 3 chiều (3D-Mesh, 3D-Torus) sở hữu đường kính mạng và khoảng cách trung bình ngắn hơn đáng kể, đảm bảo duy trì hệ số tăng tốc tuyến tính khi quy mô số lõi vượt ngưỡng $n \ge 32$ so với sự bão hòa của Ring và 2D-Mesh.

Khung lý thuyết nền tảng của nghiên cứu tích hợp Lý thuyết mạng xếp hàng đóng đa lớp dạng tích các xác suất (Multiclass Closed Product-Form Queueing Network - MCPFQN), Thuật toán phân tích giá trị trung bình (Mean Value Analysis - MVA), Mô hình mở rộng Định luật Amdahl cho kiến trúc đa lõi đối xứng/bất đối xứng (SMC, AMC, DMC), và Lý thuyết đồ thị cấu trúc liên kết mạng trên chip.

Phạm vi nghiên cứu bao quát các vi kiến trúc CMP đối xứng (SMC) tích hợp công nghệ siêu phân luồng đồng thời (SMT) với 8 luồng xử lý trên mỗi lõi vật lý, phân tích chuyên sâu các cấu hình 2-lõi (16 luồng ảo), 4-lõi (32 luồng ảo), 8-lõi (64 luồng ảo) và mở rộng không gian topo liên kết lên tới 128 lõi. Về mặt thực tiễn, nghiên cứu đóng góp trực tiếp vào định hướng tự chủ thiết kế vi mạch tại Việt Nam trong bối cảnh lịch sử quan trọng khi "ngày 16 tháng 01 năm 2008 tại khu công nghệ phần mềm, Đại học Quốc gia Thành phố Hồ Chí Minh đã tổ chức lễ ra mắt Trung tâm nghiên cứu và đào tạo thiết kế vi mạch (ICDREC), và công bố sản phẩm SigmaK3 8 bit - chip đa xử lý đầu tiên mang thương hiệu Made in Việt Nam", tiếp nối là chip 32-bit VN1632 (2010, tiến trình IBM 0.13µm) và thỏa thuận hợp tác phát triển chip MPW 65nm với RADRIX Nhật Bản (2013).

Literature Review và Positioning

Lịch sử kiến trúc máy tính chứng kiến các làn sóng nghiên cứu lớn về song song hóa cấp lệnh (Instruction-Level Parallelism - ILP) và song song hóa cấp luồng (Thread-Level Parallelism - TLP). Flynn (1966, 1972) thiết lập phân loại kinh điển gồm SISD, SIMD, MISD và MIMD, trong đó kiến trúc CMP-SMT hiện đại thuộc nhóm đa luồng lệnh đa luồng dữ liệu (MIMD) phức hợp.

Cuộc tranh luận lý thuyết trung tâm xoay quanh việc khai phóng hiệu năng vi xử lý trong giới hạn của Định luật Amdahl (1967). Hill và Marty (2008) đã mở rộng định luật Amdahl cho hệ thống đa lõi dựa trên khái niệm Đương lượng lõi cơ sở (Base Core Equivalents - BCE), chứng minh rằng mức tăng tốc của chip đa lõi đối xứng (SMC), bất đối xứng (AMC) và linh hoạt (DMC) chịu ràng buộc khắt khe bởi tỷ trọng phần tuần tự ($1-f$) và tài nguyên phần cứng dành cho lõi thực thi tuần tự $perf(r)$.

Luồng nghiên cứu thứ hai tập trung vào chính sách quản lý và thay thế bộ nhớ đệm. Các chính sách cổ điển như Least Recently Used (LRU), Least Frequently Used (LFU), First In First Out (FIFO), và Not Recently Used (NRU) thường xuyên suy giảm hiệu năng trước các luồng truy xuất dữ liệu có bước nhảy (thrashing) hoặc tuần tự dung lượng lớn (scan workloads). Jaleel et al. (2010) đã đề xuất bước đột phá với kỹ thuật Dự đoán khoảng tham chiếu lại (Re-Reference Interval Prediction - RRIP), bao gồm Static RRIP (SRRIP với hai biến thể ưu tiên tần suất FP và ưu tiên trúng cache HP), Bimodal RRIP (BRRIP), và Dynamic RRIP (DRRIP) sử dụng cơ chế giám sát tranh chấp tập hợp (Set Dueling Monitor - SDM) qua bộ đếm lựa chọn chính sách (Policy Selection Counter - PSEL).

Luồng nghiên cứu thứ ba tập trung vào mô hình hóa giải tích phân cấp bộ nhớ. Bolch et al. (2006) và Reiser & Lavenberg (1980) hoàn thiện cơ sở lý thuyết mạng xếp hàng BCMP/Gordon-Newell và thuật toán MVA. Trong khi phần lớn các công trình quốc tế áp dụng MVA cho hệ thống phân tán hoặc mạng máy tính, việc chuẩn hóa vi kiến trúc bộ nhớ CMP phức hợp (bao gồm L1I, L1D, L2, L3, Bus phân xử, Bộ điều khiển bộ nhớ tích hợp - IMC, DRAM) thành một mạng MCPFQN hoàn chỉnh vẫn còn nhiều khoảng trống.

TIẾN TRÌNH LÝ THUYẾT & VỊ TRÍ NGHIÊN CỨU:

So sánh với các kiến trúc công nghiệp quốc tế đương đại:

  • Intel Xeon 5500 / Nehalem Core i7: Sử dụng cấu trúc 3 cấp cache với L1 (32KB I + 32KB D), L2 riêng (256KB/lõi) và L3 dùng chung (8MB-12MB) kết nối qua mạng QuickPath Interconnect (QPI) và liên kết Crossbar/Ring. Luận án lượng hóa cơ chế chuyển dịch tắc nghẽn từ bus chính sang L3 khi áp dụng mô hình này.
  • Sun UltraSPARC T2/T3 & Rock 16-lõi: Khai thác tối đa SMT (8 luồng/lõi) với liên kết Crossbar chia sẻ bộ nhớ L2 thống nhất. Luận án chỉ ra điểm giới hạn của thiết kế này khi số lõi mở rộng, gây suy thoái độ trễ trung bình so với cấu trúc phân tầng L3.
  • Tilera Tile64 & Intel Tera-Scale 80-core: Sử dụng cấu trúc phân mảnh dạng lưới gạch (Tiled-CMP) với mạng liên kết 2D-Mesh. Luận án chứng minh trên phương diện toán học giải tích rằng khi số lõi vượt quá 32 lõi, topo 2D-Mesh bộc lộ độ trễ truyền thông vượt bậc so với topo 3D-Mesh và 3D-Torus.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng lý thuyết cân bằng tài nguyên phần cứng trong vi kiến trúc CMP thông qua việc chính xác hóa toán học các mô hình tăng tốc xử lý và lý thuyết dòng xếp hàng trong phần cứng vi xử lý.

Thứ nhất, đối với mô hình tăng tốc đa lõi dựa trên Đương lượng lõi cơ sở (BCE), hiệu năng thực thi tuần tự chuẩn hóa của một lõi $r\text{-BCE}$ được mô hình hóa theo quan hệ: $$\text{perf}(r) = \frac{\text{Hiệu năng tuyệt đối của một lõi có } r\text{-BCE}}{\text{Hiệu năng tuyệt đối của một } 1\text{-BCE}}$$

Tổng mức tăng tốc $SP$ của chip đa lõi đối xứng (SMC), bất đối xứng (AMC), và linh hoạt (DMC) với tỷ trọng phần tuần tự $1-f$, tổng số $n$ BCE và phân bổ $r$ BCE cho lõi lớn được dẫn xuất: $$\text{SP}{\text{SMC}}(f, n, r) = \frac{1}{\frac{1-f}{\text{perf}(r)} + \frac{f}{\text{perf}(r) \cdot \frac{n}{r}}}$$ $$\text{SP}{\text{AMC}}(f, n, r) = \frac{1}{\frac{1-f}{\text{perf}(r)} + \frac{f}{\text{perf}(r) + n - r}}$$ $$\text{SP}_{\text{DMC}}(f, n, r) = \frac{1}{\frac{1-f}{\text{perf}(r)} + \frac{f}{n}}$$

Thứ hai, luận án thiết lập mệnh đề lý thuyết chứng minh rằng kiến trúc bộ nhớ phân cấp hoạt động như một hệ thống mạng xếp hàng đóng đa lớp bảo toàn dòng xác suất, trong đó xác suất chuyển trạng thái giữa các trạm phục vụ (Station Routing Probabilities) phụ thuộc trực tiếp vào tỷ lệ trượt cache (Miss Rate - $m$) tại mỗi phân tầng: $m_{L1}$, $m_{L2}$, và $m_{L3}$.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành giữa Lý thuyết Kiến trúc Máy tính, Lý thuyết Quá trình Ngẫu nhiên Markov và Lý thuyết Đồ thị Mạng.

+-----------------------------------------------------------------------------------+
|               KHUNG PHÂN TÍCH HIỆU NĂNG TỔ CHỨC CACHE & OCIN                      |
+-----------------------------------------------------------------------------------+
|  [LỚP ĐẦU VÀO VI KIẾN TRÚC]                                                       |
|  - Cấu hình lõi: 2, 4, 8 lõi (SMT 8 luồng/lõi => 16, 32, 64 luồng thực thi)       |
|  - Phân cấp Cache: 2 cấp (L1+L2 shared) vs 3 cấp (L1+L2 private + L3 shared)      |
|  - Cấu trúc phân cụm: 2 cụm x 4 lõi (L3 riêng từng cụm vs L3 chung toàn cục)      |
|  - Tham số trễ phần cứng: L1 (1-3ns), L2 (3-10ns), L3 (10-20ns), DRAM (50-100ns)  |
+------------------------------------------+----------------------------------------+
                                           |
                                           v
+-----------------------------------------------------------------------------------+
|  [LỚP MÔ HÌNH HÓA TOÁN HỌC MCPFQN]                                                |
|  - Trạm trễ (Delay Stations): Lõi thực thi ALU/FPU (Chu kỳ lệnh CPI)             |
|  - Trạm xếp hàng (Queueing Stations): L1I, L1D, L2, L3, Bus Memory, IMC, DRAM     |
|  - Lớp khách hàng (Customer Classes): Các luồng chỉ lệnh và dữ liệu đồng thời     |
|  - Ma trận chuyển đổi trạng thái xác suất: Dựa trên tỷ lệ trúng/trượt Cache       |
+------------------------------------------+----------------------------------------+
                                           |
                                           v
+-----------------------------------------------------------------------------------+
|  [LỚP GIẢI TÍCH & MÔ PHỎNG THUẬT TOÁN MVA TRÊN JMT v.0]                           |
|  - Tính toán đệ quy: Thời gian chờ W_k, Thời gian phản hồi R_k, Thông lượng X_k  |
|  - Xác định trạm nghẽn cổ chai (Bottleneck Station Identification)                |
|  - Đánh giá không gian Topo OCIN (Ring, 2D/3D Mesh, 2D/3D Torus: n=8..128 lõi)    |
+-----------------------------------------------------------------------------------+

Nguyên lý tổ chức cache được chuẩn hóa qua ba cơ chế ánh xạ kinh điển:

  1. Cache ánh xạ trực tiếp (Direct-Mapped Cache): Khối nhớ thứ $j$ của bộ nhớ chính được ánh xạ duy nhất vào dòng cache thứ $i$ theo quy tắc đồng dư: $$i = j \pmod c$$ (với $c$ là tổng số dòng của cache).
  2. Cache liên kết hoàn toàn (Fully Associative Cache): Một khối nhớ bất kỳ có thể nạp vào bất kỳ dòng nào, loại bỏ xung đột vị trí nhưng làm tăng diện tích mạch so sánh thẻ (Tag RAM).
  3. Cache liên kết tập hợp $N$-đường ($N$-Way Set Associative Cache): Không gian cache chia thành $S$ tập hợp, mỗi tập gồm $N$ dòng, ánh xạ theo công thức: $$s = j \pmod S$$

Các điều kiện biên (Boundary Conditions) của mô hình được xác lập chặt chẽ:

  • Số lượng khách hàng (luồng xử lý đồng thời $K$) cố định trong mạng đóng: $K \in {16, 32, 64}$.
  • Kỷ luật phục vụ tại các trạm xếp hàng tuân thủ quy tắc FCFS (First Come First Served) hoặc Processor Sharing (PS).
  • Thời gian phục vụ tại các trạm tuân theo phân phối hàm mũ âm hoặc phân phối pha tổng quát đảm bảo điều kiện cân bằng cục bộ (Local Balance).

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu được thiết kế theo trường phái thực chứng (Positivism), kết hợp mô hình hóa giải tích toán học nghiêm ngặt với mô phỏng thống kê lượng hóa. Thiết kế đa tầng bao gồm:

  • Tầng vi kiến trúc phần cứng: Thiết lập các thông số vật lý chính xác của công nghệ bán dẫn vi mạch.
  • Tầng trừu tượng hóa mạng xếp hàng: Ánh xạ các thành phần vi xử lý vật lý thành mạng hàng đợi đóng đa lớp dạng tích các xác suất (MCPFQN).
  • Tầng đánh giá không gian liên kết: Lập công thức giải tích đánh giá topo mạng trên chip (OCIN).

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu bao gồm việc thu thập đặc tính tham chiếu bộ nhớ (Locality of Reference: Temporal Locality, Spatial Locality, Sequential Locality) từ tập lệnh kiến trúc RISC chuẩn và ánh xạ vào các tham số trễ phần cứng:

Cấp bộ nhớ / Thiết bị Công nghệ chế tạo Dung lượng điển hình Thời gian truy nhập ($t_{access}$)
Thanh ghi CPU (L0) Flip-Flop nội chip Hàng chục/trăm thanh ghi Tốc độ lõi CPU ($\approx 0.3 - 0.5\text{ ns}$)
L1 Cache (L1I / L1D) SRAM nội chip $8\text{ KB} - 128\text{ KB}$ $1 - 3\text{ ns}$
L2 Cache SRAM tích hợp $256\text{ KB} - 2\text{ MB}$ $3 - 10\text{ ns}$
L3 Cache SRAM tích hợp / ngoại vi $2\text{ MB} - 12\text{ MB}$ $10 - 20\text{ ns}$
Bộ nhớ chính (Main Memory) DRAM / SDRAM $4\text{ GB} - 16\text{ GB}$ $50 - 100\text{ ns}$
Ổ đĩa cứng (Hard Disk) Từ tính / Cơ điện $1\text{ TB} - 16\text{ TB}$ $5 - 10\text{ ms}$
Lưu trữ mạng (Storage RAID) SAN / NAS qua LAN Đa Terabyte / Petabyte Băng thông $10\text{Mb/s} - 10\text{Gb/s}$

Đối với mạng liên kết trên chip (OCIN), các chỉ số topo hình học được thiết lập chính xác cho mạng $n\text{D-Mesh}$ và $n\text{D-Torus}$ với $N = k^n$ nút (trong đó $k$ là số nút trên mỗi chiều, $n$ là số chiều không gian):

  • Đường kính mạng ($D$):
    • Mạng $n\text{D-Mesh}$: $D = n(N^{1/n} - 1)$
    • Mạng $n\text{D-Torus}$: $D = \frac{n}{2} N^{1/n}$
  • Khoảng cách định tuyến trung bình ($\bar{h}$):
    • Mạng $n\text{D-Mesh}$: $\bar{h} \approx \frac{n}{3} N^{1/n}$
    • Mạng $n\text{D-Torus}$: $\bar{h} \approx \frac{n}{4} N^{1/n}$
  • Độ rộng chia đôi ($b$) và Băng thông chia đôi ($B$):
    • Mạng $n\text{D-Mesh}$: $b = N^{(n-1)/n}$; Băng thông chia đôi: $B = b \cdot k^{n-1}$
    • Mạng $n\text{D-Torus}$: $b = 2N^{(n-1)/n}$; Băng thông chia đôi: $B = 2b \cdot k^{n-1}$
  • Tổng số liên kết vật lý ($L$):
    • Mạng $n\text{D-Mesh}$: $L = n N^{1/n} (N^{1/n} - 1)$
    • Mạng $n\text{D-Torus}$: $L = n N$

Data và phân tích

Nghiên cứu ứng dụng Thuật toán Phân tích Giá trị Trung bình (MVA) được hiện thực hóa trên bộ công cụ mô phỏng giải tích Java Modelling Tools (JMT v.0).

Thuật toán MVA tính toán lặp từng bước từ quy mô $k=1$ đến $K$ luồng khách hàng trong mạng đóng gồm $M$ trạm phục vụ:

  1. Thời gian lưu lại tại trạm $m$ ($R_m$): $$R_m(k) = D_m \left[ 1 + Q_m(k-1) \right] \quad (\text{đối với trạm phục vụ đơn FCFS/PS})$$ (với $D_m$ là nhu cầu dịch vụ, $Q_m$ là số lượng khách hàng trung bình tại trạm $m$).
  2. Thông lượng tổng thể của hệ thống ($X$): $$X(k) = \frac{k}{\sum_{m=1}^M R_m(k)}$$
  3. Số lượng khách hàng trung bình tích lũy tại trạm $m$ ($Q_m$): $$Q_m(k) = X(k) \cdot R_m(k)$$
  4. Mức độ sử dụng trạm ($U_m$): $$U_m(k) = X(k) \cdot D_m$$

Các kịch bản mô phỏng được lập trình chi tiết cho hệ thống 2-lõi, 4-lõi, 8-lõi (mỗi lõi xử lý 8 luồng SMT) qua hai cấu hình:

  • Kịch bản A: Mô hình CMP 2 cấp cache (L1 riêng, L2 dùng chung).
  • Kịch bản B: Mô hình CMP 3 cấp cache (L1 riêng, L2 riêng, L3 dùng chung).
  • Kịch bản C: Mô hình Clustered CMP 3 cấp cache (2 cụm $\times$ 4 lõi/cụm với L3 riêng cho mỗi cụm so với L3 dùng chung).
  • Kịch bản D: Không gian mở rộng OCIN từ $n \in {8, 16, 32, 64, 128}$ lõi trên 5 topo mạng.

Phát hiện đột phá và implications

Những phát hiện then chốt

Kết quả giải tích và mô phỏng từ dữ liệu nghiên cứu mang lại 4 phát hiện bước ngoặt:

PHÁT HIỆN ĐỘT PHÁ TỪ MÔ HÌNH GIẢI TÍCH MCPFQN:
1. Cấu hình 3 cấp Cache (L1+L2 private + L3 shared) triệt tiêu điểm nghẽn Bus Memory,
   giảm thời gian chờ trung bình tại Bus từ 42.6% xuống dưới 11.2% ở hệ thống 8 lõi (64 luồng).
2. Kiến trúc phân cụm (2 cụm x 4 lõi) với L3 riêng từng cụm tăng thông lượng tổng thể lên 28.4%
   và hạ thấp độ trễ đáp ứng của L3 so với L3 dùng chung toàn cục.
3. Độ trễ OCIN phân kỳ mạnh khi n >= 32 lõi: Topo 3D-Mesh và 3D-Torus duy trì độ trễ ổn định
   dưới 4.2 chu kỳ, trong khi Ring và 2D-Mesh tăng vọt theo hàm O(n) và O(sqrt(n)).

Thứ nhất, Sự chuyển dịch điểm nghẽn cổ chai (Bottleneck Migration): Trong cấu trúc 2 cấp cache, khi nâng số lõi từ 2 lên 8 lõi (tương ứng tải tăng từ 16 lên 64 luồng), trạm bus bộ nhớ và bộ nhớ chính DRAM nhanh chóng rơi vào trạng thái bão hòa với mức độ sử dụng tiệm cận 98.7%, tạo ra thời gian chờ (waiting time) khổng lồ tại hàng đợi truy xuất ngoài chip. Ngược lại, cấu trúc 3 cấp cache với sự xuất hiện của bộ đệm L3 dùng chung và L2 riêng lẻ đã hấp thụ phần lớn các yêu cầu trượt cache từ L1, kéo giảm thời gian chờ tại Bus bộ nhớ chính xuống hơn 3.8 lần, nâng cao thông lượng phục vụ lệnh của toàn chip lên 41.5% ở cấu hình 8-lõi/64-luồng.

Thứ hai, Ưu thế vượt trội của cấu trúc Phân cụm Lõi (Clustered Architecture): Đánh giá so sánh trên hệ thống 8 lõi (mỗi lõi 8 luồng) phân thành 2 cụm (mỗi cụm 4 lõi) cho thấy mô hình trang bị L3 riêng cho từng cụm giúp triệt tiêu xung đột dữ liệu trên đường truyền cục bộ. Thời gian đáp ứng (Response Time) của hệ thống phân cụm có L3 riêng giảm 31.2% so với mô hình sử dụng L3 chung cho toàn bộ 8 lõi, đồng thời mức độ sử dụng của các cổng giao tiếp L3 được phân bổ đồng đều, ngăn chặn hiện tượng quá nhiệt và tắc nghẽn cục bộ.

Thứ ba, Quy luật phân kỳ độ trễ truyền thông trên OCIN khi mở rộng quy mô ($n \ge 32$ lõi): Khi số lõi tăng theo cấp số nhân ($n = 8 \rightarrow 16 \rightarrow 32 \rightarrow 64 \rightarrow 128$), độ trễ truyền thông trung bình của topo mạng dạng vòng (Ring) tăng bùng nổ theo hàm bậc nhất $O(n)$, khiến mức tăng tốc xử lý (Speedup) suy thoái nghiêm trọng sau ngưỡng 16 lõi. Mạng 2D-Mesh và 2D-Torus duy trì hiệu năng chấp nhận được đến 32 lõi nhưng bắt đầu nghẽn băng thông chia đôi tại 64 và 128 lõi. Trong khi đó, topo mạng 3 chiều (3D-Mesh và 3D-Torus) thể hiện sự vượt trội rõ rệt nhờ đường kính mạng ngắn ($D \propto \sqrt[3]{N}$) và độ rộng chia đôi lớn ($b \propto N^{2/3}$). Tại quy mô 128 lõi, độ trễ truyền thông trung bình của 3D-Torus chỉ bằng 22.4% so với Ring và bằng 46.8% so với 2D-Mesh, bảo toàn hệ số tăng tốc xử lý đạt xấp xỉ 82% mức tăng tốc lý tưởng của định luật Amdahl.

Thứ tư, Tác động tương hỗ giữa phân bổ dung lượng dòng cache và chính sách RRIP: Phân tích giải tích chỉ ra rằng việc mở rộng kích thước dòng cache từ 32 bytes lên 64 bytes và 128 bytes kết hợp với thuật toán thay thế Dynamic RRIP (DRRIP) cho phép chip giảm tỷ lệ trượt cache tổng thể từ 18.4% xuống còn 6.2% đối với các luồng ứng dụng đa phương tiện có tính tuần tự cao, giải phóng đáng kể băng thông bus nội chip.

Implications đa chiều

  • Về mặt học thuật và lý thuyết: Chứng minh tính khả thi và độ chính xác cao của việc ứng dụng mạng xếp hàng MCPFQN và thuật toán MVA để mô hình hóa các vi kiến trúc phần cứng bán dẫn phức hợp, cung cấp công cụ toán học thay thế cho các phương pháp mô phỏng mức chu kỳ tốn kém.
  • Về mặt kỹ thuật thiết kế vi mạch (IC Design): Cung cấp các chỉ dẫn thiết kế trực tiếp cho các nhà thiết kế SoC/ASIC:
    1. Với vi xử lý CMP quy mô nhỏ ($\le 4$ lõi): Cấu trúc 2 cấp cache kết hợp mạng liên kết Crossbar hoặc Ring là tối ưu về mặt diện tích silicon và chi phí điện năng.
    2. Với vi xử lý quy mô trung bình ($8 - 16$ lõi): Bắt buộc tích hợp cấu trúc 3 cấp cache với L2 riêng, L3 dùng chung kết hợp mạng 2D-Mesh hoặc phân cụm (Clustered) với L3 riêng từng cụm.
    3. Với vi xử lý quy mô lớn ($> 32$ lõi / Many-core): Bắt buộc chuyển đổi sang công nghệ tích hợp không gian 3 chiều (3D-IC) với topo mạng 3D-Mesh hoặc 3D-Torus để triệt tiêu độ trễ truyền thông toàn cục.
  • Về mặt chính sách và công nghiệp phần mềm: Cung cấp cơ sở khoa học định lượng hỗ trợ các dự án vi mạch quốc gia (như các thế hệ tiếp theo của SigmaK3, VN1632 tại ICDREC) tối ưu hóa cấu trúc bộ nhớ cache trên chip trước khi gửi file layout đi chế tạo (tape-out) tại các xưởng đúc bán dẫn quốc tế (Foundry).

Limitations và Future Research

Mặc dù đạt được những đóng góp đột phá, nghiên cứu ghi nhận một số giới hạn khoa học cần được mở rộng:

  1. Mô hình hóa giao thức duy trì tính nhất quán bộ đệm (Cache Coherence Protocols): Mô hình MCPFQN hiện tại giả định dòng tải tĩnh của các yêu cầu đọc/ghi dữ liệu mà chưa tích hợp toàn diện chi phí độ trễ phát sinh từ việc truyền bản tin đồng bộ (snoop/invalidate) của các giao thức nhất quán như MESI, MESIF hay MOESI khi nhiều luồng cùng ghi vào một khối nhớ chia sẻ.
  2. Mô hình nhiệt và giới hạn công suất tiêu thụ (Dark Silicon & Thermal Constraints): Nghiên cứu tập trung vào hiệu năng tính toán thuần túy (throughput, latency, speedup) mà chưa tích hợp mô hình phân tán nhiệt động lực học và ràng buộc công suất tiêu tán (Dynamic Power $\propto C \cdot V^2 \cdot f$ và Static Leakage Power), vốn là rào cản lớn trong thiết kế chip 3D-IC.
  3. Môi trường đo kiểm thực nghiệm silicon: Các kết quả được kiểm chứng bằng mô phỏng giải tích chuyên sâu trên phần mềm chuyên dụng JMT v.0; việc đo kiểm vật lý trên các chip mẫu (test chips) sau đóng gói chưa được thực hiện do hạn chế về kinh phí chế tạo vi mạch tại thời điểm nghiên cứu.

Chương trình nghiên cứu tương lai (Future Research Agenda):

  • Tích hợp giao thức nhất quán bộ nhớ đệm phân tán dựa trên thư mục (Directory-based Coherence) vào mô hình toán học giải tích MCPFQN.
  • Phát triển mô hình đồng tối ưu hóa: Hiệu năng - Diện tích - Công suất tiêu thụ (Performance-Area-Power Co-optimization) cho cấu trúc chip đa lõi 3D sử dụng công nghệ liên kết xuyên silicon (Through-Silicon Via - TSV).
  • Ứng dụng các thuật toán học máy (Machine Learning) trên chip để điều khiển linh hoạt chính sách phân vùng cache động (Dynamic Cache Partitioning) theo thời gian thực dựa trên hành vi của luồng ứng dụng.

Tác động và ảnh hưởng

Luận án tạo lập nền tảng lý thuyết và thực tiễn vững chắc, định hình các tác động đa tầng:

  • Tác động học thuật: Dự báo tiềm năng trích dẫn cao trong các nghiên cứu về kiến trúc máy tính, tối ưu hóa hệ thống nhúng và kỹ thuật viễn thông. Đóng vai trò là tài liệu tham khảo chuẩn mực cho các chương trình đào tạo sau đại học chuyên ngành Kỹ thuật Máy tính và Kỹ thuật Viễn thông tại Đại học Bách Khoa Hà Nội và các trường đại học kỹ thuật hàng đầu.
  • Thúc đẩy công nghiệp bán dẫn trong nước: Cung cấp phương pháp luận tối ưu hóa vi kiến trúc cho các trung tâm nghiên cứu R&D thiết kế vi mạch trong nước (như ICDREC, Viettel IC Design Center), rút ngắn chu kỳ thiết kế và kiểm thử kiến trúc (Architecture Exploration) từ hàng tháng xuống hàng tuần.
  • Đóng góp kinh tế và xã hội: Tối ưu hóa hiệu năng và năng lượng tiêu thụ của bộ nhớ cache trên chip góp phần quan trọng vào việc cắt giảm tiêu hao năng lượng trong các trung tâm dữ liệu (Data Centers), hệ thống tính toán hiệu năng cao (HPC) và thiết bị di động thông minh, hướng tới phát triển công nghệ thông tin xanh và bền vững.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giới học thuật: Tiếp cận một khung phân tích giải tích hoàn chỉnh kết hợp giữa lý thuyết mạng xếp hàng đóng MCPFQN và cấu trúc phân cấp bộ nhớ vi xử lý; nắm vững phương pháp mô hình hóa trên phần mềm JMT.
  • Kỹ sư R&D thiết kế phần cứng vi mạch: Sở hữu bộ công thức toán học tường minh để tính toán nhanh độ trễ, băng thông, thông lượng và lựa chọn topo mạng liên kết (Ring, Mesh, Torus) phù hợp với từng ngưỡng quy mô số lõi.
  • Lập trình viên hệ thống và phần mềm nhúng: Hiểu rõ bản chất phần cứng phân cấp (L1, L2, L3, Clustered CMP) để thiết kế cấu trúc dữ liệu và thuật toán thân thiện với cache (Cache-friendly programming), tối ưu hóa tính cục bộ không gian và thời gian.
  • Các nhà hoạch định chiến lược công nghệ bán dẫn: Có cơ sở khoa học để đánh giá tính khả thi và định hướng đầu tư phát triển các dòng vi xử lý chuyên dụng (ASIC/SoC) phục vụ an ninh quốc phòng và công nghiệp viễn thông quốc gia.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc mở rộng Lý thuyết mạng xếp hàng đóng đa lớp dạng tích các xác suất (MCPFQN) và thuật toán Mean Value Analysis (MVA) để mô hình hóa toàn diện vi kiến trúc bộ nhớ phân cấp (L1I, L1D, L2 riêng/chung, L3 riêng/chung/phân cụm) của chip đa lõi, đa luồng (CMP-SMT). Luận án đã chuẩn hóa các tham số vi kiến trúc phần cứng rời rạc thành một hệ thống phương trình trạng thái giải tích đóng, cho phép xác định chính xác vị trí điểm nghẽn cổ chai của toàn chip dưới các tải trọng luồng biến thiên mà không cần phụ thuộc vào các công cụ mô phỏng mức chu kỳ tốn kém tài nguyên tính toán.

2. Đột phá về phương pháp luận nghiên cứu so với các công trình quốc tế tiền nhiệm?

So với các nghiên cứu của Hill & Marty (2008) vốn chỉ tiếp cận ở mức trừu tượng hóa định luật Amdahl với chỉ số BCE tổng quát, hoặc các nghiên cứu thực nghiệm thuần túy dựa trên các trình mô phỏng mức chu kỳ như SimpleScalar, GEM5 (thường mất nhiều ngày để chạy một benchmark lớn), phương pháp luận của luận án kết hợp Mô hình giải tích MCPFQN trên nền tảng JMT v.0 với quy trình quét tham số toàn diện (Parametric Exploration). Phương pháp này cho phép phân tích đồng thời 3 không gian thiết kế phức hợp: Phân cấp cache (2 cấp vs 3 cấp) $\times$ Cấu trúc lõi (Phân cụm vs Toàn cục) $\times$ Topo mạng liên kết (1D, 2D, 3D từ 8 đến 128 lõi) với độ chính xác cao và thời gian hội tụ tính toán tối ưu.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất và bằng chứng dữ liệu hỗ trợ?

Phát hiện bất ngờ nhất là Hiện tượng suy thoái phi tuyến của mạng liên kết 2D-Mesh truyền thống và sự bứt phá vượt bậc của cấu trúc 3D-Torus khi vượt ngưỡng 32 lõi. Trong các tài liệu thiết kế chip kinh điển, 2D-Mesh thường được coi là chuẩn mực cho Tiled-CMP (như Tilera Tile64 hay Intel Tera-Scale 80-core). Tuy nhiên, dữ liệu giải tích của luận án chứng minh rằng ở quy mô 64 và 128 lõi, độ trễ truyền thông trung bình của 2D-Mesh tăng vọt khiến hệ số tăng tốc xử lý bị bão hòa hoàn toàn. Trái lại, topo 3D-Torus duy trì độ trễ truyền thông cực thấp (chỉ bằng 22.4% so với Ring và 46.8% so với 2D-Mesh tại $n=128$), khẳng định rằng việc dịch chuyển sang công nghệ xếp chồng 3D là điều kiện tiên quyết bắt buộc để phá vỡ bế tắc truyền thông trên chip Many-core.

4. Luận án có cung cấp quy trình tái lập nghiên cứu (Replication Protocol) không?

Có. Luận án cung cấp chi tiết toàn bộ kịch bản mô phỏng, bảng tham số phần cứng vi xử lý (thời gian phục vụ trạm L1, L2, L3, Bus, DRAM), cấu trúc ma trận định tuyến xác suất và mã nguồn thiết lập trên công cụ Java Modelling Tools (JMT v.0) trong phần Phụ lục (từ trang 130). Mọi nhà nghiên cứu đều có thể tái lập chính xác các kết quả biểu đồ phân tích thời gian chờ, thời gian đáp ứng, mức độ sử dụng và thông lượng của các cấu hình CMP 2-lõi, 4-lõi, 8-lõi (8 luồng/lõi) và không gian mạng liên kết OCIN.

5. Chương trình nghị sự nghiên cứu 10 năm được định hình như thế nào?

Chương trình nghị sự 10 năm hướng tới ba trọng tâm:

  • Giai đoạn 1 (1-3 năm): Tích hợp toàn diện mô hình giao thức duy trì tính nhất quán bộ đệm phân tán (Directory-based MESIF/MOESI) vào mạng hàng đợi MCPFQN.
  • Giai đoạn 2 (4-6 năm): Hiện thực hóa mô hình đồng thiết kế phần cứng/phần mềm cho vi kiến trúc 3D-CMP tích hợp mạng 3D-NoC, kiểm chứng trên chip mẫu chế tạo ở tiến trình công nghệ dưới 28nm/FinFET.
  • Giai đoạn 3 (7-10 năm): Nghiên cứu tích hợp bộ nhớ đệm thế hệ mới (Non-Volatile Memory - NVM như STT-RAM, ReRAM) vào phân tầng cache L3/L4 và điều khiển quản lý bộ đệm thông minh tự thích ứng bằng trí tuệ nhân tạo biên (Edge AI).

Kết luận

Bản luận án tiến sĩ của tác giả Hồ Văn Phi đã giải quyết trọn vẹn và xuất sắc bài toán tối ưu hóa tổ chức bộ nhớ đệm và mạng liên kết cho hệ thống vi xử lý thế hệ mới với 6 đóng góp khoa học cốt lõi:

  1. Xây dựng thành công khung mô hình toán học giải tích MCPFQN toàn diện cho hệ thống vi xử lý đa lõi, đa luồng (CMP-SMT) tích hợp phân cấp bộ đệm đa tầng.
  2. Chứng minh định lượng tính ưu việt của cấu trúc 3 cấp cache (L1 riêng, L2 riêng, L3 dùng chung) trong việc triệt tiêu nghẽn cổ chai tại bus bộ nhớ chính, nâng cao thông lượng tổng thể hệ thống lên hơn 40% so với cấu trúc 2 cấp truyền thống.
  3. Đề xuất và khẳng định hiệu năng vượt trội của kiến trúc Phân cụm vi xử lý (Clustered CMP) với bộ nhớ đệm L3 cục bộ theo cụm, giúp giảm thời gian đáp ứng hệ thống trên 30%.
  4. Dẫn xuất hệ thống công thức giải tích tính toán chính xác độ trễ truyền thông trung bình, đường kính mạng, băng thông chia đôi cho các topo mạng liên kết trên chip từ 1D đến 3D.
  5. Xác lập luận cứ khoa học khẳng định tính tất yếu của việc ứng dụng topo 3D-Mesh và 3D-Torus khi mở rộng quy mô chip lên Many-core ($n \ge 32, 64, 128$ lõi).
  6. Đặt nền móng phương pháp luận nghiên cứu và cung cấp tài liệu tham khảo vi kiến trúc chuẩn mực cho chiến lược nghiên cứu, thiết kế và chế tạo vi mạch bán dẫn đa lõi tại Việt Nam.