Tổng quan luận án

Tính cấp thiết và khoảng trống nghiên cứu

Sự phát triển của công nghệ bán dẫn và định luật Moore—với quy luật số lượng transistor tích hợp trên một đơn vị diện tích tăng gấp đôi sau mỗi chu kỳ khoảng 18 tháng—đã thúc đẩy quá trình chuyển dịch cấu trúc vi xử lý từ đơn lõi sang đa xử lý trên một chip (Chip Multi-Processors - CMP) kết hợp kỹ thuật đa luồng đồng thời (Simultaneous Multi-Threading - SMT). Việc tích hợp nhiều lõi xử lý và đa cấp bộ nhớ đệm (cache) trên cùng một vi mạch đơn giúp tối ưu không gian phần cứng, giảm độ dài đường dây truyền tín hiệu và giảm công suất tiêu thụ điện năng.

Tuy nhiên, khi số lượng lõi và luồng xử lý trên chip gia tăng, hệ thống đối mặt với những rào cản nghiêm trọng về mặt hiệu năng:

  • Băng thông bộ nhớ bị giới hạn và xuất hiện hiện tượng nghẽn nút cổ chai tại các cấp bộ nhớ dùng chung.
  • Độ trễ truyền thông liên lõi qua mạng liên kết trên chip (On-Chip Interconnection Network - OCIN) tăng mạnh khi mở rộng quy mô vi xử lý.
  • Khoảng cách tốc độ giữa bộ xử lý và bộ nhớ chính (DRAM) ngày càng lớn, khiến hiệu năng tổng thể của CMP phụ thuộc chặt chẽ vào cấu trúc tổ chức và chính sách vận hành của hệ thống nhớ phân cấp.

Khoảng trống nghiên cứu được tác giả xác định là: Trong thiết kế vi xử lý thế hệ mới, chưa có sự tối ưu hóa đồng bộ giữa số lượng lõi, số cấp cache, dung lượng/kích thước dòng cache, mô hình phân bố cache (riêng biệt, chia sẻ hoặc phân cụm) và cấu hình mạng liên kết trên chip nhằm hạn chế tối đa độ trễ và tối đa hóa thông lượng xử lý của hệ thống. Tại Việt Nam, các nghiên cứu vi mạch thời điểm đó (như các chip SigmaK3, VN1632 của Trung tâm ICDREC) mới ở giai đoạn đầu, rất cần các mô hình toán học và công cụ phân tích định lượng làm cơ sở thiết kế kiến trúc vi xử lý đa lõi đa luồng.

Mục tiêu nghiên cứu

Mục tiêu tổng quát của luận án được văn bản xác định cụ thể qua ba nội dung:

  1. Nghiên cứu, phân tích ảnh hưởng của cấu trúc tổ chức cache đa cấp và các chính sách thay thế dòng cache đến hiệu năng của kiến trúc vi xử lý đa lõi, đa luồng.
  2. Xây dựng các mô hình toán học cho kiến trúc vi xử lý đa lõi, đa luồng, đa cấp cache; tiến hành phân tích, đánh giá hiệu năng nhằm lựa chọn mô hình tổ chức cache tối ưu.
  3. Nghiên cứu ảnh hưởng của cấu hình các mạng liên kết trên chip (OCIN) đến hiệu năng xử lý, từ đó đề xuất cấu hình mạng liên kết tối ưu tương ứng với quy mô số lõi trên vi mạch.

Đối tượng và phạm vi nghiên cứu

  • Đối tượng nghiên cứu: Cấu trúc tổ chức hệ thống bộ nhớ đệm (cache) đa cấp và mạng liên kết trên chip trong kiến trúc vi xử lý đa lõi, đa luồng thế hệ mới.
  • Phạm vi nghiên cứu:
    • Cấu hình hệ thống: Khảo sát các hệ thống CMP đa luồng với quy mô 2-lõi, 4-lõi và 8-lõi, mỗi lõi xử lý 8 luồng đồng thời (SMT).
    • Tổ chức phân cấp cache: Khảo sát mô hình 2 cấp cache (L1 cache riêng cho từng lõi, L2 cache chia sẻ chung cho toàn bộ các lõi) và mô hình 3 cấp cache (L1, L2 cache riêng cho từng lõi, L3 cache chia sẻ chung); khảo sát mô hình kiến trúc phân cụm lõi (Cluster-core architecture) với L3 cache riêng cho từng cụm và L3 cache chia sẻ chung.
    • Phương pháp đánh giá: Ứng dụng lý thuyết mạng xếp hàng đóng đa lớp có dạng tích các xác suất (Multiclass Closed Product-Form Queueing Network - MCFPQN), thuật toán phân tích giá trị trung bình (Mean Value Analysis - MVA) và mô phỏng trên phần mềm chuyên dụng Java Modelling Tools (JMT).
    • Mạng liên kết trên chip: Phân tích giải tích và đánh giá độ trễ truyền thông, mức tăng tốc trên các cấu hình mạng: Ring, 2D-Mesh, 2D-Torus, 3D-Mesh, 3D-Torus với số lượng lõi mở rộng từ 8, 16, 32, 64 đến 128 lõi.

Tổng quan tài liệu và vị trí của luận án

Các hướng nghiên cứu trước được điểm lại

Luận án hệ thống hóa các thành tựu phát triển vi xử lý thương mại và các công trình học thuật trên thế giới và tại Việt Nam:

  • Kiến trúc chip đa lõi thương mại:
    • IBM: Dòng chip 2-lõi Power4 (2001), Power5 (2-lõi với 2 cấp cache), Power6 (2-lõi với L2 riêng), Power7 (8-lõi với 3 cấp cache), Cell Processor sử dụng mạng vòng (Ring).
    • Sun Microsystems: Dòng vi xử lý UltraSPARC T1, UltraSPARC T2 (8-lõi), UltraSPARC T3 (16-lõi), Rock (16-lõi) sử dụng mạng chuyển mạch Crossbar.
    • Intel: Dòng Core 2 Duo (2-lõi), Core 2 Quad (4-lõi); Dunnington (6-lõi); Nehalem Core i5 (4-lõi), Core i7 (4 và 6-lõi với L3 cache 2MB–12MB); chip thử nghiệm đa lõi quy mô lớn như Tera-Scale (80-lõi sử dụng mạng 2D-Mesh).
    • AMD: Dòng vi xử lý đa lõi Opteron 2-lõi, 4-lõi, 6-lõi và 8-lõi với 2 hoặc 3 cấp cache.
    • Tilera: Vi xử lý kiến trúc phân mảnh Tile64 (64-lõi kết nối theo cấu trúc ma trận ngói lợp 2D-Mesh).
  • Tình hình nghiên cứu vi mạch tại Việt Nam:
    • Ngày 16/01/2008, Trung tâm Nghiên cứu và Đào tạo Thiết kế Vi mạch (ICDREC) thuộc Đại học Quốc gia TP. Hồ Chí Minh công bố chip xử lý 8-bit RISC SigmaK3.
    • Ngày 27/10/2010, ICDREC công bố sản xuất chip đa xử lý 32-bit VN1632 trên công nghệ bán dẫn IBM 0,13 µm.
    • Ngày 09/11/2013, ICDREC ký biên bản ghi nhớ hợp tác (MoU) với Công ty RADRIX (Nhật Bản) thiết kế chip LSI mẫu và chip MPW ở tiến trình công nghệ 65 nm.
    • Việc ứng dụng vi mạch tích hợp chuyên dụng ASIC, công nghệ PLD, FPGA và các ngôn ngữ mô tả phần cứng VHDL, Verilog mở ra hướng phát triển thiết kế chip trong nước.

Khoảng trống luận án lựa chọn giải quyết

Mặc dù các cấu hình mạng liên kết bus chia sẻ, Ring, Crossbar và 2D-Mesh được sử dụng rộng rãi, chúng bộc lộ nhược điểm: chỉ thích hợp với quy mô nhỏ, độ trễ truyền thông cao và khả năng mở rộng thấp khi số lõi tăng. Đồng thời, việc lựa chọn giữa mô hình cache chia sẻ hoàn toàn và cache phân tán/phân cụm ở cấp cuối (LLC - Last Level Cache) chưa được lượng hóa bằng mô hình mạng hàng đợi giải tích đa lớp. Luận án lựa chọn giải quyết bài toán: Xây dựng mô hình toán học giải tích MCFPQN kết hợp thuật toán MVA để lượng hóa chính xác các tham số hiệu năng của hệ thống nhớ đa cấp, đề xuất kiến trúc cụm lõi với tổ chức L3 cache tối ưu và xây dựng công thức xác định cấu hình mạng liên kết trên chip có độ trễ truyền thông thấp nhất.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và khung phân tích

Luận án vận dụng các lý thuyết nền tảng trong kiến trúc máy tính và lý thuyết xếp hàng:

  1. Mô hình tính toán song song và Định luật Amdahl: Phân tích mức tăng tốc ($SP$) của các dòng chip đa lõi:
    • Chip đa lõi đối xứng (Symmetric Multi-core - SMC): $$SP_{SMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f}{perf(r) \cdot \frac{n}{r}}}$$
    • Chip đa lõi bất đối xứng (Asymmetric Multi-core - AMC): $$SP_{AMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f}{perf(r) + n - r}}$$
    • Chip đa lõi linh hoạt (Dynamic Multi-core - DMC): $$SP_{DMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f}{n}}$$ (Trong đó: $f$ là tỷ trọng chương trình có thể thực hiện song song, $n$ là tổng số tài nguyên lõi cơ sở BCE, $r$ là số BCE tích hợp trong một lõi, $perf(r)$ là hàm hiệu năng tuần tự của lõi $r\text{-BCE}$).
  2. Phân loại kiến trúc Flynn: Xác định các mô hình xử lý song song SISD, SIMD, MISD và MIMD áp dụng trong CMP.
  3. Nguyên lý cục bộ của bộ nhớ: Bao gồm tính cục bộ tạm thời (Temporal Locality), tính cục bộ không gian (Spatial Locality) và tính cục bộ tuần tự (Sequential Locality).
  4. Phân cấp hệ thống nhớ (Memory Hierarchy): Gồm 7 cấp từ L0 đến L6:
    • L0: Các thanh ghi CPU (Register file), tốc độ ngang tốc độ lõi.
    • L1 Cache: SRAM tích hợp trên chip, tách biệt thành L1I (lệnh) và L1D (dữ liệu), dung lượng 8–128 KB, trễ 1–3 ns.
    • L2 Cache: SRAM trên chip, trễ 3–10 ns.
    • L3 Cache: SRAM trên chip hoặc ngoài chip, dung lượng 2–12 MB, trễ 10–20 ns.
    • L4: Bộ nhớ chính DRAM, dung lượng 4–16 GB, trễ 50–100 ns.
    • L5: Bộ nhớ thứ cấp đĩa cứng (ổ đĩa từ/SSD), dung lượng 1–16 TB, trễ 5–10 ms.
    • L6: Thiết bị nhớ lưu trữ mạng (hệ thống RAID, mạng LAN tốc độ 10 Mb/s – 10 Gb/s).
  5. Lý thuyết mạng xếp hàng đóng đa lớp (MCFPQN): Biểu diễn các tiến trình và luồng truy nhập nhớ dưới dạng các lớp khách hàng độc lập, di chuyển tuần tự qua các trạm phục vụ (lõi xử lý, các cấp cache, bus liên kết, bộ điều khiển bộ nhớ DRAM).

Phương pháp nghiên cứu

  • Phương pháp giải tích toán học: Ứng dụng thuật toán phân tích giá trị trung bình (MVA) trên mạng hàng đợi đóng để tính toán các chỉ số thống kê: thời gian chờ đợi tại hàng đợi ($W$), thời gian đáp ứng ($R$), mức độ sử dụng tài nguyên ($U$) và thông lượng xử lý ($X$) tại từng nút và toàn bộ hệ thống.
  • Phương pháp mô phỏng số: Thiết lập kịch bản mô phỏng kiểm chứng trên phần mềm chuyên dụng Java Modelling Tools (JMT v.0). Các luồng truy cập được mô hình hóa thành các lớp khách hàng có xác suất trúng/trượt và thời gian phục vụ tương ứng với từng cấp cache.
  • Phương pháp giải tích topo mạng: Thiết lập công thức toán học xác định khoảng cách trung bình, đường kính mạng, độ rộng chia đôi và độ trễ truyền thông trung bình cho các mạng liên kết đa chiều trên vi mạch.

Nguồn tư liệu và dữ liệu nghiên cứu

Dữ liệu cấu hình phần cứng, kích thước dòng cache, chu kỳ trễ truy nhập và các tham số thực thi tập lệnh RISC (CPI, tần suất lệnh đọc/ghi) được trích xuất từ các tài liệu kỹ thuật chuẩn của các dòng vi xử lý thương mại (Intel Xeon họ 5500, Core i7, Sun UltraSPARC, IBM Power, Tilera Tile64).

Nội dung chính theo từng chương

Chương 1: Tổng quan về kiến trúc chip đa xử lý, đa luồng

Chương này phân tích các đặc trưng kiến trúc của vi xử lý đa lõi đa luồng (CMP-SMT), các topo mạng liên kết và cấu trúc phân cấp nhớ:

  • Phân tích bản chất kỹ thuật đa luồng đồng thời (SMT): cho phép một lõi vật lý thực thi nhiều luồng xử lý độc lập thông qua việc nhân bản các thanh ghi trạng thái và thanh ghi con trỏ lệnh (PC), giúp hệ điều hành nhận diện thành các bộ xử lý logic, tối ưu hóa hiệu suất sử dụng các đơn vị chức năng ALU và FPU.
  • Tổng hợp và so sánh các tham số hình học của các topo mạng liên kết trên chip (OCIN):
    • Mạng $n$-chiều dạng lưới ($n\text{DMesh}$): Tổng số nút $N = \prod_{i=0}^{n-1} k_i$; Đường kính mạng $D = n(N^{1/n} - 1)$; Khoảng cách trung bình $\bar{h} \approx \frac{n}{3}N^{1/n}$; Cấp độ nút $d = n \dots 2n$; Độ rộng chia đôi $b = N^{(n-1)/n}$; Tổng số liên kết $L = n N^{1/n}(N^{1/n} - 1)$.
    • Mạng $n$-chiều dạng xuyến ($n\text{DTorus}$): Tổng số nút $N = k^n$; Đường kính mạng $D = \frac{n}{2} N^{1/n}$; Khoảng cách trung bình $\bar{h} \approx \frac{n}{4}N^{1/n}$; Cấp độ nút $d = 2n$; Độ rộng chia đôi $b = 2 N^{(n-1)/n}$; Tổng số liên kết $L = n N$.
  • Khẳng định các mạng liên kết dây kim loại truyền thống (bus, Ring, Crossbar) sẽ gặp hiện tượng quá tải băng thông và độ trễ lớn khi số lõi vượt quá giới hạn quy mô nhỏ.

Chương 2: Nghiên cứu tổ chức cache, chính sách thay thế cache trong kiến trúc chip đa xử lý, đa luồng

Chương 2 đi sâu vào cấu tạo phần cứng, cơ chế ánh xạ địa chỉ và các thuật toán thay thế dòng nhớ đệm:

  • Cấu trúc phần cứng của cache gồm ba thành phần chính: Khối lưu trữ dữ liệu (SRAM), Thẻ địa chỉ (TRAM) và Bộ điều khiển cache (quản lý giao thức ghi, kiểm tra tính nhất quán snoop/snarf, phát hiện trúng/trượt cache).
  • Ba phương thức tổ chức cache cơ bản:
    1. Cache liên kết đầy đủ (Fully Associative Cache): Khối nhớ chính có thể nạp vào bất kỳ dòng nào; trường địa chỉ gồm Tag ($S$ bit) và Offset ($W$ bit). Cho tỷ lệ trúng cao nhưng mạch so sánh song song phức tạp, chỉ thích hợp với dung lượng nhỏ ($< 4\text{ KB}$).
    2. Cache ánh xạ trực tiếp (Direct Mapped Cache / 1-way Set Associative): Khối nhớ $j$ được ánh xạ cố định vào dòng $i = j \bmod C$ (với $C$ là số dòng cache). Cấu trúc phần cứng đơn giản, thời gian truy xuất nhanh nhưng dễ xung đột dòng.
    3. Cache liên kết tập hợp (Set-Associative Cache): Chia cache thành các tập hợp, mỗi tập hợp gồm $k$ dòng ($k$-way). Dung lượng $C$ dòng chia thành $S = C/k$ tập hợp. Khối nhớ $j$ nạp vào tập $i = j \bmod S$. Cân bằng giữa chi phí phần cứng và tỷ lệ trúng cache.
  • Điểm lại các chính sách thay thế cache kinh điển và hiện đại: FIFO (First In First Out), LFU (Least Frequently Used), LRU (Least Recently Used), MRU (Most Recently Used), NRU (Not Recently Used), BIP (Bimodal Insertion Policy), BRRIP (Bimodal Re-Reference Interval Prediction), DRRIP (Dynamic RRIP), SRRIP-FP (Static RRIP - Frequency Priority) và SRRIP-HP (Static RRIP - Hit Priority).
Tham số cấu trúc Cache liên kết đầy đủ Cache ánh xạ trực tiếp Cache liên kết tập hợp ($k$-way)
Vị trí nạp khối nhớ Bất kỳ dòng nào Duy nhất một dòng cố định ($i = j \bmod C$) Bất kỳ dòng nào thuộc tập hợp ($i = j \bmod S$)
Độ phức tạp phần cứng Rất cao (so sánh toàn bộ thẻ) Thấp nhất (chỉ so sánh 1 thẻ) Trung bình (so sánh song song $k$ thẻ)
Xác suất xung đột dòng Thấp nhất Cao nhất Trung bình (giảm khi $k$ tăng)
Phạm vi ứng dụng thực tế Cache dung lượng nhỏ ($<4\text{ KB}$), TLB Cần tốc độ truy xuất cực nhanh Phổ biến nhất trong L1, L2, L3 cache

Chương 3: Phân tích đánh giá hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng

Chương này thiết lập mô hình toán học giải tích và mô phỏng hiệu năng hệ thống nhớ:

  • Xây dựng mô hình mạng hàng đợi đóng đa lớp MCFPQN tổng quát và rút gọn cho CMP đa luồng. Mô hình ánh xạ các yêu cầu đọc/ghi từ $N$ lõi (mỗi lõi xử lý 8 luồng, tương ứng với $8N$ lớp khách hàng) tới các trạm phục vụ: trạm L1I/L1D riêng biệt, trạm L2/L3 cache, bus liên kết và bộ điều khiển nhớ chính IMC.
  • Tiến hành phân tích, so sánh hiệu năng giữa cấu hình 2 cấp cache (L1 riêng, L2 dùng chung) và cấu hình 3 cấp cache (L1, L2 riêng, L3 dùng chung) trên các quy mô:
    • Hệ thống 2-lõi (16 luồng).
    • Hệ thống 4-lõi (32 luồng).
    • Hệ thống 8-lõi (64 luồng).
  • Kết quả mô phỏng bằng JMT cho thấy: Khi số lõi tăng từ 2 lên 8 lõi, cấu hình 3 cấp cache với L3 dùng chung giúp phân tán đáng kể lưu lượng truy cập nhớ, làm giảm áp lực hàng đợi tại bus bộ nhớ chính, giảm thời gian chờ đợi trung bình ($W$) và thời gian đáp ứng ($R$) của các lệnh nhớ so với cấu hình chỉ dùng 2 cấp cache.

Chương 4: Giải pháp tối ưu hóa hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng

Chương 4 đề xuất hai giải pháp then chốt nhằm tối ưu hóa hiệu năng vi xử lý:

  1. Đề xuất kiến trúc phân cụm lõi (Cluster-core architecture):
    • Thay vì để toàn bộ các lõi cùng truy cập vào một khối L3 cache dùng chung duy nhất, hệ thống 8-lõi (64 luồng) được chia thành 2 cụm độc lập (mỗi cụm gồm 4-lõi, 32 luồng). Mỗi cụm sở hữu một bộ nhớ đệm L3 riêng biệt (L3 cluster cache), kết nối thông qua mạng liên kết nội bộ.
    • Xây dựng mô hình MCFPQN cho kiến trúc cụm và chạy mô phỏng JMT. Kết quả so sánh giữa mô hình 2 cụm (mỗi cụm 4-lõi với L3 riêng) và mô hình 8-lõi với L3 dùng chung: Cấu hình L3 riêng cho từng cụm làm giảm mạnh thời gian tranh chấp truy nhập cache cấp cuối, giảm độ trễ đáp ứng trung bình tại các trạm phục vụ và nâng cao thông lượng tổng thể của hệ thống vi xử lý.
  2. Xây dựng công thức tính độ trễ truyền thông trung bình cho mạng OCIN:
    • Luận án thiết lập công thức giải tích tính toán độ trễ truyền thông trung bình ($\bar{T}$) cho các cấu hình mạng liên kết trên chip: Ring, 2D-Mesh, 2D-Torus, 3D-Mesh, 3D-Torus.
    • Đánh giá hiệu năng mạng trên các tập số lượng lõi $n = 8, 16, 32, 64, 128$:
      • Với quy mô nhỏ ($n \le 16$), mạng Ring và 2D-Mesh có độ phức tạp thấp, đảm bảo hiệu năng truyền thông.
      • Khi số lõi tăng lên quy mô lớn ($n = 32, 64, 128$), các mạng 3D-Mesh và 3D-Torus thể hiện ưu thế vượt trội với độ trễ truyền thông trung bình thấp hơn rõ rệt và mức tăng tốc xử lý ($SP$) cao hơn so với mạng 2D-Mesh và Ring.

Kết quả và những đóng góp mới

Đóng góp mới về mặt lý luận và khoa học

  1. Ứng dụng thành công lý thuyết MCFPQN và thuật toán MVA vào phân tích vi xử lý đa lõi đa luồng: Luận án đã xây dựng hoàn chỉnh mô hình toán học giải tích mạng hàng đợi đóng đa lớp, cho phép tính toán định lượng chính xác các tham số hiệu năng (thời gian chờ đợi, thời gian đáp ứng, mức độ sử dụng tài nguyên và thông lượng tại từng nút) của hệ thống nhớ phân cấp đa cấp trong chip CMP-SMT mà không cần phải chế tạo phần cứng thực tế.
  2. Đề xuất mô hình kiến trúc phân cụm lõi (Cluster-core architecture) với tổ chức cache tối ưu: Luận án chứng minh một cách khoa học rằng việc phân chia vi xử lý thành các cụm lõi với bộ nhớ đệm L3 riêng biệt cho từng cụm mang lại hiệu năng xử lý cao hơn so với mô hình sử dụng L3 cache chia sẻ chung cho toàn bộ các lõi khi quy mô số lõi tăng lên.
  3. Đề xuất công thức giải tích tính độ trễ truyền thông trung bình trên mạng liên kết đa chiều: Cung cấp phương pháp tính toán định lượng độ trễ truyền thông cho các dạng cấu hình mạng OCIN (Ring, 2D-Mesh, 2D-Torus, 3D-Mesh, 3D-Torus), làm cơ sở toán học để lựa chọn topo mạng tối ưu cho các chip đa lõi thế hệ sau.

Đóng góp thực tiễn và kiến nghị giải pháp

  • Cung cấp tập kịch bản mô phỏng chuẩn trên công cụ JMT v.0 cho các kiến trúc vi xử lý 2 cấp cache, 3 cấp cache và kiến trúc cụm lõi, làm tài liệu tham chiếu trực tiếp cho các nhóm thiết kế vi mạch.
  • Đưa ra khuyến nghị thiết kế phần cứng:
    • Đối với vi xử lý có từ 8 lõi trở lên với tính năng đa luồng (SMT), bắt buộc phải sử dụng cấu trúc 3 cấp cache và nên áp dụng giải pháp phân cụm lõi để tránh hiện tượng nghẽn cổ chai tại cache cấp cuối.
    • Đối với mạng liên kết trên chip: Nên sử dụng mạng Ring/2D-Mesh cho các chip quy mô nhỏ ($n \le 16$), và chuyển đổi sang cấu hình 3D-Mesh hoặc 3D-Torus khi thiết kế các chip quy mô lớn ($n \ge 64$) nhằm kiểm soát độ trễ truyền thông.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của luận án

  • Khảo sát mô hình hàng đợi và mô phỏng thực nghiệm trên JMT mới dừng lại ở quy mô vi xử lý tối đa 8 lõi vật lý (mỗi lõi 8 luồng, tổng cộng 64 luồng) và phân chia tối đa 2 cụm lõi.
  • Việc đánh giá các cấu hình mạng liên kết trên chip ở quy mô lớn (32, 64, 128 lõi) chủ yếu dựa trên phân tích công thức giải tích toán học lý thuyết và mô hình độ trễ mạng trừu tượng, chưa đi sâu vào đánh giá chi tiết diện tích thực tế (Silicon area overhead) và công suất tiêu tán nhiệt của các router mạng 3D trên vi mạch thực tế.
  • Chưa khảo sát sâu sự tương tác phức tạp giữa các giao thức duy trì tính nhất quán bộ nhớ đệm (Cache Coherence Protocols như MESI, MESIF, MOESI) khi áp dụng trong kiến trúc cụm lõi có mạng liên kết 3D.

Hướng nghiên cứu tiếp theo

  • Mở rộng mô hình MCFPQN và kịch bản mô phỏng cho các hệ thống vi xử lý có số cụm lớn hơn (4 cụm, 8 cụm) với quy mô hàng trăm lõi (Many-core).
  • Nghiên cứu tích hợp các chính sách thay thế cache thông minh thế hệ mới (như DRRIP, SRRIP-HP, DIP) vào trực tiếp bộ điều khiển cache của kiến trúc cụm lõi.
  • Hiện thực hóa và kiểm chứng các giải pháp thiết kế trên phần cứng thực nghiệm bằng công nghệ FPGA và ngôn ngữ mô tả phần cứng chuyên dụng (VHDL/Verilog), hướng tới tích hợp vào các dòng chip thương mại trong nước.

Giá trị tham khảo

Đối tượng thụ hưởng

  • Nghiên cứu sinh, học viên cao học và giảng viên: Chuyên ngành Kỹ thuật Viễn thông, Kỹ thuật Máy tính, Điện tử - Viễn thông và Khoa học Máy tính cần tài liệu chuyên sâu về kiến trúc máy tính nâng cao, hệ thống nhớ phân cấp và lý thuyết mạng hàng đợi giải tích.
  • Kỹ sư thiết kế phần cứng, vi mạch (IC/SoC Designer): Các kỹ sư tại các trung tâm thiết kế bán dẫn (như ICDREC, các viện nghiên cứu) cần tài liệu tham khảo để tính toán dung lượng cache, lựa chọn số cấp cache và xác định topo mạng liên kết trên chip tối ưu trước khi tiến hành tổng hợp mạch vật lý.
  • Các nhà hoạch định chính sách phát triển công nghệ: Cung cấp cơ sở khoa học để đánh giá năng lực nghiên cứu, định hướng đầu tư chiều sâu cho công nghệ thiết kế và chế tạo vi xử lý tại Việt Nam.

Các phần đáng tham khảo trong luận án

  • Chương 3 và Phụ lục: Cung cấp chi tiết các bước thiết lập mô hình MCFPQN và mã nguồn kịch bản mô phỏng trên phần mềm JMT v.0 cho hệ thống 2 cấp và 3 cấp cache.
  • Chương 4: Bảng số liệu so sánh và hệ thống công thức giải tích tính toán độ trễ, khoảng cách truyền thông trung bình của các cấu hình mạng liên kết trên chip 2D và 3D ($n = 8 \dots 128$ lõi).

Câu hỏi thường gặp

1. Luận án sử dụng công cụ và phương pháp toán học nào để phân tích hiệu năng của hệ thống cache?

Luận án sử dụng lý thuyết mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCFPQN) kết hợp với thuật toán phân tích giá trị trung bình (MVA). Việc mô phỏng và kiểm chứng định lượng được thực hiện trên máy tính thông qua phần mềm mô phỏng chuyên dụng Java Modelling Tools (JMT v.0).

2. Tại sao kiến trúc vi xử lý 3 cấp cache lại cho hiệu năng tốt hơn kiến trúc 2 cấp cache khi số lõi tăng lên?

Trong kiến trúc 2 cấp cache (L1 riêng, L2 dùng chung), khi số lõi tăng từ 2 lên 4 và 8 lõi, toàn bộ các luồng đều cạnh tranh truy cập vào một trạm L2 duy nhất, dẫn đến hiện tượng quá tải hàng đợi và tăng thời gian trễ. Trong kiến trúc 3 cấp cache, việc bổ sung L2 riêng cho từng lõi giúp giải quyết phần lớn các yêu cầu truy nhập cục bộ, giảm đáng kể lưu lượng phải đưa ra L3 dùng chung và bus bộ nhớ chính, nhờ đó giảm thời gian chờ đợi ($W$) và thời gian đáp ứng ($R$) của toàn hệ thống.

3. Giải pháp "kiến trúc cụm lõi" (Cluster-core architecture) được đề xuất ở Chương 4 có đặc điểm gì nổi bật?

Hệ thống 8 lõi (mỗi lõi xử lý 8 luồng) được chia thành 2 cụm riêng biệt, mỗi cụm gồm 4 lõi. Thay vì chia sẻ một khối L3 cache duy nhất cho cả 8 lõi, mỗi cụm được trang bị một khối L3 cache riêng. Kết quả phân tích cho thấy việc tổ chức L3 riêng theo cụm giúp giảm xung đột dòng cache, giảm thời gian đáp ứng trung bình tại các trạm phục vụ và nâng cao thông lượng tổng thể so với cấu hình L3 chia sẻ chung toàn bộ.

4. Đối với mạng liên kết trên chip (OCIN), luận án khuyến nghị sử dụng topo nào khi số lượng lõi mở rộng lên quy mô lớn (64–128 lõi)?

Luận án khuyến nghị sử dụng các cấu hình mạng đa chiều như 3D-Mesh hoặc 3D-Torus. Dữ liệu phân tích giải tích chỉ ra rằng khi số lõi đạt từ 64 đến 128 lõi, các mạng Ring và 2D-Mesh có đường kính mạng và khoảng cách trung bình tăng rất nhanh, gây trễ truyền thông lớn; trong khi 3D-Mesh và 3D-Torus duy trì được đường kính mạng nhỏ hơn, độ trễ truyền thông trung bình thấp hơn và hệ số tăng tốc xử lý cao hơn.

Kết luận

Bản luận án tiến sĩ của tác giả Hồ Văn Phi đã giải quyết bài toán tối ưu hóa hệ thống bộ nhớ đệm và mạng liên kết trên chip trong các vi xử lý đa lõi, đa luồng thế hệ mới thông qua việc kết hợp chặt chẽ giữa lý thuyết mạng hàng đợi đóng đa lớp MCFPQN, thuật toán MVA và công cụ mô phỏng JMT. Công trình đã chứng minh tính ưu việt của cấu trúc 3 cấp cache kết hợp giải pháp phân cụm lõi có L3 riêng biệt, đồng thời thiết lập hệ thống công thức giải tích xác định cấu hình mạng liên kết tối ưu theo quy mô số lõi. Đây là tài liệu học thuật có giá trị tham khảo cao về mặt phương pháp luận và số liệu thiết kế, đóng góp thiết thực cho công tác nghiên cứu và đào tạo trong lĩnh vực kỹ thuật vi xử lý và vi mạch tại Việt Nam.