Giới thiệu dự án

Ngành công nghiệp bán dẫn (Semiconductor Industry) giữ vai trò xương sống trong chuỗi cung ứng công nghệ toàn cầu. Theo báo cáo từ Cục Thống kê Dân số Hoa Kỳ, kim ngạch xuất khẩu chip bán dẫn từ Việt Nam sang thị trường Mỹ tăng trưởng vượt bậc 74,9% (đạt 562,5 triệu USD, chiếm 11,6% thị phần), đưa Việt Nam vào top 3 quốc gia xuất khẩu chip lớn nhất châu Á. Trong bối cảnh chuỗi sản xuất vi mạch yêu cầu độ chính xác ở cấp độ micromet, tỷ lệ lỗi (Defect Rate) và phế phẩm trong công đoạn đóng gói vi mạch (IC Packaging) tác động trực tiếp đến biên lợi nhuận và uy tín doanh nghiệp.

Đề tài "Tìm hiểu quy trình thử nghiệm sản phẩm Direct Memory Access (DMA) để đưa ra giải pháp nhằm giảm số sản phẩm lỗi tại Công ty TNHH ON Semiconductor Việt Nam" do sinh viên Đoàn Minh Anh (chuyên ngành Quản lý Công nghiệp, Trường Đại học Sư phạm Kỹ thuật TP.HCM) thực hiện dưới sự hướng dẫn của TS. Lý Đức Minh, tập trung giải quyết bài toán cấp bách về kiểm soát chất lượng tại nhà máy Onsemi Biên Hòa (Đồng Nai).

+-------------------------------------------------------------------------------+
|                             PROBLEM STATEMENT                                 |
|                                                                               |
|  - Sản lượng theo dõi: 15.000 sản phẩm vi mạch DMA (3 tháng liên tiếp)       |
|  - Tổng sản phẩm lỗi ghi nhận: 3.000 sản phẩm (Tỷ lệ lỗi thực tế: 20,0%)     |
|  - Tiêu chuẩn cho phép của nhà máy: <= 10,0% (Vượt ngưỡng rủi ro 10%)        |
|  - Cơ cấu lỗi trọng điểm:                                                     |
|    * Tách lớp (Delamination): 1.620 pcs (54,00% tổng lỗi)                   |
|    * Dẹp dây nối (Wire Sweep): 1.050 pcs (35,00% tổng lỗi)                   |
|    * Bọt khí (Void):           260 pcs  (8,66% tổng lỗi)                     |
|    * Tràn nhựa (Resin Bleed):   70 pcs  (2,33% tổng lỗi)                     |
+-------------------------------------------------------------------------------+

Mục tiêu nghiên cứu

  1. Khảo sát và chuẩn hóa toàn diện 7 công đoạn trong quy trình chế tạo - đóng gói sản phẩm DMA: Plasma Cleaning, Adhesion Promoter (AP) Coating, Molding (Đúc khuôn nhựa), Chemical Deflash/Water Jet (CD/WJ), Laser Marking, Trim & Form và Final Test (ATE).
  2. Nhận dạng nguyên nhân gốc rễ (Root Cause Analysis) gây ra lỗi tách lớp (Delamination) và dẹp dây (Wire Sweep) bằng 7 công cụ QC (Ishikawa, Pareto, Scatter Diagram) và phương pháp 5 Why.
  3. Thiết lập mô hình thực nghiệm Taguchi với ma trận trực giao $L_{18}(2^1 \times 3^7)$ để tối ưu hóa các thông số vận hành tại công đoạn ép khuôn (Transfer Molding).
  4. Giảm tỷ lệ lỗi tách lớp từ 20% (1.000/5.000 pcs) xuống dưới 1% (50/5.000 pcs) trên mỗi lô sản xuất thử nghiệm, đạt chuẩn chứng nhận ô tô IATF 16949:2016 và ISO 9001:2015.

Phạm vi và giới hạn

  • Không gian: Dây chuyền thử nghiệm và đóng gói vi mạch DMA tại Nhà máy Onsemi (KCN Biên Hòa 2, Đồng Nai).
  • Thời gian: Dữ liệu thu thập, phân tích và thực nghiệm từ tháng 06/2023 đến tháng 11/2023.
  • Giới hạn kỹ thuật: Tập trung tối ưu hóa các thông số vật lý - nhiệt động học tại công đoạn đúc khuôn (Injection/Transfer Molding) và tiền xử lý bề mặt bằng Plasma/AP Coating; không can thiệp sâu vào cấu trúc phần cứng của lõi silicon (Silicon Die).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Tại On Semiconductor Việt Nam, dây chuyền sản xuất vi mạch DMA đối mặt với thách thức liên kết bề mặt giữa khung dẫn (Lead Frame), dây nối vàng/đồng (Bonding Wires) và hợp chất nhựa đúc vỏ (Epoxy Molding Compound - EMC).

Giải pháp hiện hữu Ưu điểm Nhược điểm Chi phí & Khả thi
Thử sai truyền thống (Trial & Error) Dễ thực hiện, không yêu cầu mô hình toán Tốn thời gian, lãng phí nguyên vật liệu EMC, không tìm được điểm tối ưu toàn cục Chi phí phế phẩm cao, độ ổn định thấp
Quy hoạch thực nghiệm toàn phần (Full Factorial Design) Đánh giá toàn bộ tương tác giữa các yếu tố Số lượng thí nghiệm quá lớn ($3^7 = 2.187$ lượt chạy), làm gián đoạn dây chuyền Chi phí cực cao, không khả thi trong sản xuất đại trà
Phương pháp Taguchi $L_{18}$ (Đề xuất) Giảm số lần thử còn 18 lần, xử lý tốt yếu tố nhiễu, tối ưu hóa tỷ lệ S/N Yêu cầu kiểm soát chặt chẽ thiết bị đo và điều kiện môi trường phòng sạch Tiết kiệm 99% chi phí thử nghiệm, tính khả thi cao 
+-----------------------------------------------------------------------------------+
|               PHÂN TÍCH YÊU CẦU CẢI TIẾN HỆ THỐNG THEO MÔ HÌNH MoSCoW             |
+-----------------------------------------------------------------------------------+
| [M] MUST HAVE    : Kiểm soát nhiệt độ khuôn (170-180°C), tối ưu áp lực ép EMC,   |
|                    giảm lỗi Delamination < 1%, loại bỏ hoàn toàn bọt khí vi mô.   |
| [S] SHOULD HAVE  : Ứng dụng Plasma Argon làm sạch bề mặt oxy hóa trước AP Coating;|
|                    tích hợp đo quét siêu âm C-SAM (Scanning Acoustic Microscopy). |
| [C] COULD HAVE   : Tích hợp cảm biến IoT giám sát nhiệt độ khuôn tự động thời gian|
|                    thực qua hệ thống điều hành sản xuất MES Siemens Opcenter.     |
| [W] WON'T HAVE   : Tái thiết kế toàn bộ bản vẽ Leadframe đồng trong giai đoạn này.|
+-----------------------------------------------------------------------------------+

Thiết kế hệ thống kỹ thuật

Quy trình đóng gói và tối ưu hóa chất lượng sản phẩm vi mạch DMA được thiết kế liên kết tuần tự qua 7 phân hệ thiết bị chuyên dụng:

Thông số kỹ thuật của công nghệ và thiết bị tích hợp:

  • Thiết bị làm sạch Plasma: Diener Electronic Plasma System v4.2 (Khí Argon $Ar$ tinh khiết 99,999%, áp suất chân không 0,2 mbar, công suất RF 300W).
  • Hợp chất đúc khuôn (EMC): Sumitomo Bakelite EME-G700 series (Độ nhớt nóng chảy: 12 Pa·s ở 175°C, nhiệt độ chuyển thủy tinh $T_g$: 160°C).
  • Hệ thống ép khuôn: Auto Frame Loader (AFL) kết hợp máy đúc tự động Fuprec Multi-Plunger System v3.1.
  • Hệ thống đánh dấu: Rofin Laser Marking System (Bước sóng 1064 nm, chuẩn mã hóa DataMatrix 2D).
  • Phần mềm phân tích thống kê: Minitab v21.4 & Python 3.11 (Scikit-learn, SciPy Stats, Pandas).
  • Hệ thống điều hành sản xuất: MES (Manufacturing Execution System) kết nối giao thức SECS/GEM.

Methodology

Nghiên cứu ứng dụng triết lý Lean - Six Sigma kết hợp phương pháp Thiết kế tham số Taguchi (Taguchi Robust Parameter Design) theo chu trình DMAIC (Define - Measure - Analyze - Improve - Control):

+-------------------------------------------------------------------------------+
|                       PHƯƠNG PHÁP TỐI ƯU HÓA TAGUCHI L18                      |
|                                                                               |
|  1. Xác định hàm mục tiêu: Giảm thiểu tỷ lệ lỗi (Smaller-the-Better - STB)    |
|     Công thức tỷ số S/N:  eta = -10 * log10( (1/n) * SUM( y_i^2 ) )           |
|                                                                               |
|  2. Bố trí ma trận trực giao L18 (2^1 x 3^7):                                |
|     - 1 yếu tố 2 mức (Loại tiền xử lý AP Coating: Có / Không)                |
|     - 7 yếu tố 3 mức (Nhiệt độ khuôn, Áp suất đúc, Tốc độ đẩy, Thời gian đúc, |
|       Nhiệt độ sấy sơ bộ, Lực kẹp khuôn, Thời gian làm sạch Plasma)          |
|                                                                               |
|  3. Phân tích phương sai ANOVA để xác định mức độ đóng góp (Contribution %)   |
+-------------------------------------------------------------------------------+

import numpy as np
import pandas as pd

def calculate_sn_ratio_smaller_the_better(data_matrix: np.ndarray) -> np.ndarray:
    """
    Tính toán tỷ số Tín hiệu trên Nhiễu (S/N Ratio) theo đặc tính 'Càng nhỏ càng tốt'
    Hỗ trợ tối ưu hóa lỗi Tách lớp (Delamination) và Dẹp dây (Wire Sweep)
    """
    n = data_matrix.shape[1]
    sum_sq = np.sum(data_matrix ** 2, axis=1)
    sn_ratio = -10.0 * np.log10(sum_sq / n)
    return np.round(sn_ratio, 4)

# Mô phỏng ma trận tỷ lệ lỗi (%) qua 3 lần lặp (n=3) của 18 thí nghiệm Taguchi L18
experimental_defects = np.array([
    [18.5, 19.2, 18.8], [14.2, 13.8, 14.5], [10.1,  9.8, 10.5],
    [12.3, 11.9, 12.5], [ 8.2,  7.9,  8.4], [ 6.1,  5.8,  6.3],
    [ 7.4,  7.1,  7.6], [ 4.2,  3.9,  4.5], [ 2.1,  1.9,  2.3],
    [15.1, 14.7, 15.5], [11.3, 10.9, 11.6], [ 8.7,  8.3,  9.0],
    [ 5.5,  5.2,  5.8], [ 3.4,  3.1,  3.6], [ 1.8,  1.5,  2.0],
    [ 2.9,  2.6,  3.1], [ 1.2,  0.9,  1.4], [ 0.9,  0.7,  0.8]  # Run 18 - Điểm tối ưu
])

sn_results = calculate_sn_ratio_smaller_the_better(experimental_defects)
print(f"Top 3 giá trị S/N cao nhất (Ít lỗi nhất): {np.sort(sn_results)[-3:]} dB")

Implementation và kết quả

Quá trình thực nghiệm và kiểm soát thông số đúc khuôn

Quá trình tối ưu hóa bằng ma trận Taguchi $L_{18}$ tập trung vào 8 yếu tố kiểm soát then chốt tác động đến quá trình điền đầy khuôn (Mold Filling) và đóng rắn polyme:

+-------------------------------------------------------------------------------+
|              CÁC YẾU TỐ KIỂM SOÁT VÀ CÁC CẤP ĐỘ THỰC NGHIỆM L18               |
+------------------------------------+------------+------------+------------+
| Yếu tố kiểm soát                   | Cấp độ 1   | Cấp độ 2   | Cấp độ 3   |
+------------------------------------+------------+------------+------------+
| A. Lớp phủ AP Coating              | Không dùng | Có dùng    | -          |
| B. Nhiệt độ khuôn trên/dưới (°C)   | 165 / 165  | 175 / 175  | 185 / 185  |
| C. Áp lực đúc (Transfer Pressure)  | 6,0 MPa    | 8,0 MPa    | 10,0 MPa   |
| D. Tốc độ phun nhựa (Ram Speed)    | 1,5 mm/s   | 2,5 mm/s   | 3,5 mm/s   |
| E. Thời gian đóng rắn (Cure Time)  | 60 giây    | 90 giây    | 120 giây   |
| F. Nhiệt độ gia nhiệt AFL (°C)     | 140 °C     | 150 °C     | 160 °C     |
| G. Thời gian xử lý Plasma Ar (s)   | 30 giây    | 60 giây    | 90 giây    |
| H. Lực kẹp khuôn (Clamping Force)  | 180 kN     | 200 kN     | 220 kN     |
+------------------------------------+------------+------------+------------+

+---------------------------------------------------------------------------------+
|                       KẾT QUẢ PHÂN TÍCH ANOVA CHO LỖI TÁCH LỚP                  |
+----------------------+------------+-----------+----------+---------+------------+
| Nguồn biến thiên     | Bậc tự do  | Tổng bình | F-Value  | P-Value | Tỷ lệ đóng |
| (Source)             | (DF)       | phương SS |          |         | góp (%)    |
+----------------------+------------+-----------+----------+---------+------------+
| A (AP Coating)       | 1          | 425.32    | 158.21   | 0.000   | 34.28%     |
| B (Nhiệt độ khuôn)   | 2          | 312.18    | 58.07    | 0.000   | 25.16%     |
| C (Áp lực đúc)       | 2          | 198.45    | 36.91    | 0.001   | 15.99%     |
| G (Thời gian Plasma) | 2          | 145.60    | 27.10    | 0.002   | 11.73%     |
| D (Tốc độ phun)      | 2          | 82.14     | 15.28    | 0.008   | 6.62%      |
| Sai số ngẫu nhiên    | 8          | 77.25     | -        | -       | 6.22%      |
| Tổng cộng            | 17         | 1240.94   | -        | -       | 100.00%    |
+----------------------+------------+-----------+----------+---------+------------+

Kết quả đạt được và đối chiếu thực nghiệm

Sau khi xác định tổ hợp thông số tối ưu: $A_2$ (Có dùng AP Coating) - $B_2$ (175°C) - $C_2$ (8.0 MPa) - $D_1$ (1.5 mm/s) - $E_2$ (90s) - $F_2$ (150°C) - $G_3$ (90s) - $H_2$ (200 kN), nhà máy tiến hành 3 đợt sản xuất xác nhận (mỗi đợt 5.000 sản phẩm).

+-------------------------------------------------------------------------------+
|         SO SÁNH CÁC LOẠI LỖI TRƯỚC VÀ SAU CẢI TIẾN (LÔ 15.000 SẢN PHẨM)       |
+------------------------+---------------------+--------------------+-----------+
| Loại phế phẩm          | Trước áp dụng       | Sau áp dụng        | Mức giảm  |
|                        | (T6 - T8/2023)      | (T9 - T11/2023)    | tỷ lệ (%) |
+------------------------+---------------------+--------------------+-----------+
| Tách lớp (Delamination)| 1.620 pcs (10,80%)  | 42 pcs (0,28%)     | -97,41%   |
| Dẹp dây (Wire Sweep)   | 1.050 pcs (7,00%)   | 58 pcs (0,39%)     | -94,48%   |
| Bọt khí (Void)         | 260 pcs (1,73%)     | 18 pcs (0,12%)     | -93,08%   |
| Tràn nhựa (Resin Bleed)| 70 pcs (0,47%)      | 12 pcs (0,08%)     | -82,86%   |
+------------------------+---------------------+--------------------+-----------+
| TỔNG SỐ LỖI PHẾ PHẨM   | 3.000 pcs (20,00%)  | 130 pcs (0,87%)    | -95,67%   |
+------------------------+---------------------+--------------------+-----------+

Biểu đồ chuyển dịch tỷ lệ lỗi toàn diện (% Defect Rate):
TRƯỚC: [████████████████████] 20.00% (3.000 / 15.000 pcs)
TIÊU CHUẨN: [██████████] 10.00%
SAU:   [█] 0.87% (130 / 15.000 pcs) -> ĐẠT MỤC TIÊU < 1.0%

Đổi mới và đóng góp

  1. Chuẩn hóa kỹ thuật kết hợp Plasma Argon và AP Coating: Nghiên cứu đã chứng minh bằng thực nghiệm rằng việc xử lý bề mặt bằng Plasma khí trơ $Ar$ trong 90 giây giúp làm sạch hoàn toàn màng oxit kim loại, tăng năng lượng tự do bề mặt (Surface Free Energy), kết hợp với lớp phủ Adhesion Promoter tạo liên kết hóa học cộng hóa trị bền vững giữa Lead Frame kim loại và nhựa EMC, triệt tiêu 97,41% hiện tượng tách lớp vi mô.
  2. Kiểm soát biến dạng dòng chảy (Rheology Control) để chống dẹp dây: Phát hiện mối tương quan nghịch giữa tốc độ đẩy trục vít (Ram Speed) và hiện tượng biến dạng võng dây vàng ($18,\mu\text{m}$ Wire Sweep). Giảm tốc độ phun xuống $1,5,\text{mm/s}$ kết hợp gia nhiệt sơ bộ ở $150^\circ\text{C}$ giúp duy trì độ nhớt EMC ở trạng thái Newton ổn định, giảm ứng suất cắt tác động lên mối hàn vi mạch.
  3. Đóng góp học thuật và thực tiễn sản xuất: Xây dựng thành công bộ thông số vận hành tiêu chuẩn (Standard Operating Procedure - SOP) tích hợp vào hệ thống MES nhà máy, đóng góp tài liệu nghiên cứu ứng dụng thực chứng cho Khoa Quản lý Công nghiệp - HCMUTE trong việc liên kết giảng dạy kỹ thuật chất lượng với doanh nghiệp bán dẫn đa quốc gia.

Ứng dụng thực tế và triển khai

Khả năng nhân rộng và hiệu quả kinh tế (ROI)

Giải pháp tối ưu hóa thông số đúc khuôn Taguchi $L_{18}$ đã được chuyển giao và áp dụng trực tiếp tại các dây chuyền đóng gói vi mạch công suất và cảm biến ô tô tại Onsemi Việt Nam.

+-------------------------------------------------------------------------------+
|                       BẢNG TÍNH TOÁN LỢI ÍCH KINH TẾ (ROI)                    |
+-------------------------------------------------------------+-----------------+
| Hạng mục chi phí                                            | Giá trị quy đổi |
+-------------------------------------------------------------+-----------------+
| Đơn giá sản phẩm vi mạch DMA hoàn thiện                     | 2,50 USD/pcs    |
| Số lượng phế phẩm tiết kiệm trung bình mỗi tháng            | 956 pcs/tháng   |
| Tổng giá trị tiết kiệm phế phẩm trực tiếp hàng năm          | 28.680 USD/năm  |
| Chi phí triển khai thử nghiệm & hóa chất AP Coating         | 3.200 USD       |
| Thời gian hoàn vốn đầu tư (Payback Period)                  | 1,34 tháng      |
| Tỷ suất hoàn vốn đầu tư (ROI trong năm đầu tiên)            | 796,25%         |
+-------------------------------------------------------------+-----------------+

Lộ trình triển khai 4 giai đoạn

Tháng 1-2: Audit & Baseline Data
[Khảo sát 7 bước quy trình, phân loại lỗi C-SAM, thiết lập bảng 5-Why]
Tháng 3-4: Thiết kế DOE Taguchi L18 & Chạy Pilot Run
[Thực nghiệm 18 lượt ma trận, phân tích tỷ số S/N, đo ANOVA trên Minitab]
Tháng 5: Xác lập SOP & Tích hợp MES
[Cập nhật Standard Operating Procedure, khóa dải nhiệt/áp suất trên máy ép]
Tháng 6+: Scaling & Kiểm soát thống kê SPC
[Triển khai X-bar / R Chart giám sát tự động, mở rộng sang các dòng chip MOSFET/Sensor]

Hạn chế và hướng phát triển

  • Hạn chế kỹ thuật: Phương pháp Taguchi hiện tại tối ưu hóa trên trạng thái tĩnh (Static Parameters); chưa tích hợp thuật toán bù sai lệch thích nghi theo thời gian thực khi khuôn ép bị hao mòn cơ khí sau hàng trăm ngàn chu kỳ dập.
  • Ràng buộc tài nguyên: Chưa thể trang bị máy quét 3D X-ray CT thời gian thực trực tiếp trên line để phát hiện bọt khí tự động 100%, vẫn phụ thuộc vào phương pháp lấy mẫu AQL kiểm tra ngoại quan và C-SAM gián đoạn.
  • Hướng phát triển tiếp theo:
    • Nghiên cứu ứng dụng mạng nơ-ron nhân tạo (ANN) và mô hình học máy (Machine Learning) để dự đoán khuyết tật đúc khuôn dựa trên luồng dữ liệu cảm biến áp suất/nhiệt độ thu thập liên tục qua IoT Gateway.
    • Mở rộng mô hình nghiên cứu cho các dòng đóng gói công nghệ cao như Flip-Chip BGA và SiC (Silicon Carbide) Power Modules.

Đối tượng hưởng lợi

+--------------------+---------------------------------------------------------------------+
| Đối tượng          | Giá trị thực tiễn và lợi ích định lượng mang lại                    |
+--------------------+---------------------------------------------------------------------+
| Sinh viên kỹ thuật | Cung cấp case-study thực tế về phương pháp Taguchi L18, 7 QC Tools  |
| & Quản lý CN       | và quy trình sản xuất bán dẫn tiêu chuẩn quốc tế tại Việt Nam.      |
+--------------------+---------------------------------------------------------------------+
| Kỹ sư quy trình    | Sở hữu bộ thông số ép khuôn chuẩn xác (175°C, 8 MPa, 1.5 mm/s),     |
| (Process Engineers)| giảm 90% thời gian căn chỉnh máy khi onboard sản phẩm mới (NPD).    |
+--------------------+---------------------------------------------------------------------+
| Doanh nghiệp bán   | Tiết kiệm gần 30.000 USD/năm chi phí hủy phế phẩm cho mỗi line;     |
| dẫn & OSAT Fabs    | nâng cao năng lực cạnh tranh đạt chứng chỉ IATF 16949 xuất khẩu Mỹ. |
+--------------------+---------------------------------------------------------------------+
| Nhà nghiên cứu     | Dữ liệu thực nghiệm thực chứng về động học kết dính polyme EMC      |
| vật liệu & vi mạch | và kim loại dưới tác động của xử lý Plasma bề mặt.                  |
+--------------------+---------------------------------------------------------------------+

Câu hỏi thường gặp

1. Điều kiện tiên quyết về kỹ thuật để triển khai giải pháp Taguchi cho công đoạn đúc khuôn bán dẫn?

Doanh nghiệp cần trang bị hệ thống máy đúc khuôn (Transfer/Injection Molding) có khả năng kiểm soát số hóa chính xác nhiệt độ khuôn ($\pm 1^\circ\text{C}$), áp lực ép ($\pm 0,1,\text{MPa}$), hệ thống tiền xử lý bề mặt bằng Plasma khí Argon/Oxygen và thiết bị kiểm tra không phá hủy C-SAM (Scanning Acoustic Microscopy) để kiểm tra tách lớp.

2. Giới hạn mở rộng quy mô (Scalability) của bộ thông số này khi thay đổi loại keo đúc EMC khác?

Bộ thông số tối ưu ($175^\circ\text{C}$, $8,\text{MPa}$, $1,5,\text{mm/s}$) áp dụng trực tiếp cho hợp chất Epoxy Molding Compound gốc Biphenyl/Multifunctional Epoxy. Khi chuyển sang loại vật liệu EMC đặc thù (như Green EMC không chứa Halogen có hàm lượng hạt độn Silica $>85%$), cần tái chạy ma trận rút gọn $L_9$ hoặc $L_{18}$ với các bước biến thiên nhiệt độ tương thích độ nhớt vật liệu.

3. Giải pháp này tích hợp vào hệ thống quản trị sản xuất hiện hữu (MES/ERP) như thế nào?

Dải thông số tối ưu được số hóa và cài đặt thành "Công thức chuẩn" (Golden Recipe) trên hệ thống MES Siemens Opcenter thông qua giao thức truyền thông công nghiệp SECS/GEM. Nếu máy đúc vận hành sai lệch ngoài dải kiểm soát ($175 \pm 3^\circ\text{C}$), hệ thống sẽ tự động dừng chuyền (Interlock) để ngăn phát sinh phế phẩm.

4. Chi phí bảo trì và vận hành lớp phủ AP Coating có làm tăng giá thành đơn vị chip?

Chi phí hóa chất phủ AP Coating và khí Argon cho Plasma cleaning chỉ chiếm khoảng 0,004 USD/sản phẩm, trong khi việc ngăn chặn tỷ lệ phế phẩm giảm từ 20% xuống 0,87% giúp tiết kiệm tới 0,48 USD/sản phẩm. Hiệu quả kinh tế ròng đạt mức sinh lời vượt trội.

5. Thời gian hoàn vốn và tính bền vững của dự án cải tiến này là bao lâu?

Thời gian hoàn vốn đầu tư thực tế là 1,34 tháng (tương đương khoảng 41 ngày làm việc). Tính bền vững được đảm bảo thông qua việc ban hành quy trình thao tác chuẩn SOP và kiểm soát thống kê bằng biểu đồ Shewhart X-bar/R hàng ca.

Kết luận

Đồ án tốt nghiệp của tác giả Đoàn Minh Anh đã giải quyết triệt để bài toán tỷ lệ phế phẩm cao tại Công ty TNHH ON Semiconductor Việt Nam. Bằng việc kết hợp chặt chẽ giữa cơ sở lý thuyết quản trị chất lượng hiện đại (7 công cụ QC, 5-Why) và phương pháp thực nghiệm tối ưu Taguchi $L_{18}$, nghiên cứu đã:

  • Giải mã nguyên nhân cốt lõi: Xác định chính xác sự thiếu hụt kết dính bề mặt kim loại - polymer và mất ổn định dòng chảy EMC là nguồn gốc gây ra 89% tổng số lỗi (Tách lớp và Dẹp dây).
  • Đột phá về chỉ số kỹ thuật: Cắt giảm thành công tỷ lệ lỗi phế phẩm toàn diện từ 20,00% xuống 0,87% (vượt xa mục tiêu đề ra ban đầu là dưới 1,0%), trong đó lỗi tách lớp giảm ấn tượng 97,41%.
  • Tạo ra giá trị kinh tế bền vững: Tiết kiệm hàng chục nghìn USD mỗi năm cho doanh nghiệp, chuẩn hóa quy trình sản xuất vi mạch DMA đáp ứng nghiêm ngặt tiêu chuẩn quốc tế ISO 9001 và IATF 16949.

Đề tài là minh chứng tiêu biểu cho năng lực ứng dụng khoa học kỹ thuật và quản lý công nghiệp vào giải quyết các bài toán sản xuất thực tế, đóng góp tích cực vào sự phát triển của ngành công nghiệp vi mạch bán dẫn mũi nhọn tại Việt Nam.