Giới thiệu dự án

Trong kỷ nguyên bùng nổ của các trung tâm dữ liệu siêu quy mô (Hyperscale Data Centers), hạ tầng viễn thông 5G và các vi xử lý trí tuệ nhân tạo (AI/Machine Learning Accelerator), nhu cầu truyền tải dữ liệu dung lượng lớn với độ trễ thấp và băng thông cực cao đang trở thành thách thức hàng đầu trong thiết kế vi mạch tích hợp (IC). Theo các báo cáo ngành công nghiệp bán dẫn, các giao tiếp I/O chip-to-chip và board-to-board tiêu tốn từ 15% đến 25% tổng năng lượng tiêu thụ của một hệ thống xử lý hiệu năng cao nếu sử dụng các chuẩn giao tiếp truyền thống.

Vấn đề cốt lõi đặt ra là các chuẩn truyền tín hiệu đơn cuối (Single-Ended Signaling) ở mức điện áp cao (3.3V - 5V) bộc lộ giới hạn nghiêm trọng: dễ bị suy hao bởi nhiễu xuyên âm (Crosstalk), biến thiên điện áp nền (Ground Bounce), can nhiễu điện từ (EMI) và tiêu tán công suất $P = C \cdot V^2 \cdot f$ tăng vọt khi tần số đạt dải Gigahertz (GHz). Hơn nữa, ở các tiến trình bán dẫn dưới 20nm, hiện tượng dòng rò (leakage current) và hiệu ứng kênh ngắn (Short-Channel Effects - SCE) trên cấu trúc transistor phẳng (Planar MOSFET) khiến việc duy trì tỷ số tín hiệu trên nhiễu (SNR) và toàn vẹn tín hiệu (Signal Integrity) trở nên bất khả thi.

Dự án "Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET" (Low Voltage Differential Signaling - LVDS Transmitter) được triển khai bởi nhóm nghiên cứu Trường Đại học Bách Khoa – Đại học Đà Nẵng dưới sự hướng dẫn của TS. Võ Tuấn Minh và KS. Nguyễn Phan Duy Nguyên (Synopsys Việt Nam). Đề tài tập trung thiết kế bộ phát (Transmitter - TX) theo chuẩn LVDS ứng dụng công nghệ FinFET (Fin Field-Effect Transistor), giải quyết triệt để bài toán truyền dữ liệu tốc độ cao với mức tiêu thụ điện năng tối ưu.

+-------------------------------------------------------------------------+
|                    SƠ ĐỒ KHỐI TỔNG QUÁT BỘ PHÁT LVDS TX                 |
|                                                                         |
|  +---------------+      +-------------------+      +-----------------+  |
|  | Level Shifter | ---> |   Output Driver   | ---> | PADP  (Out +)   |  |
|  | (Tăng biên độ)|      |   (Mạch lái vi sai|      +--------+--------+  |
|  +---------------+      +---------^---------+               |           |
|                                   |                 [Rterm = 100 Ohm]   |
|  +---------------+      +---------+---------+               |           |
|  |  Mạch Bias    | ---> |     Op-Amp        | ---> +--------+--------+  |
|  | (Self-Biasing)|      | (Điều khiển VCM)  |      | PADN  (Out -)   |  |
|  +---------------+      +-------------------+      +-----------------+  |
+-------------------------------------------------------------------------+

Mục tiêu dự án

  1. Thiết kế nguyên lý (Schematic Design): Xây dựng cấu trúc hoàn chỉnh cho khối phát tín hiệu LVDS gồm 4 khối chức năng: Mạch phân cực tự cấp nguồn (Self-Bias Circuit & Start-up), Mạch tăng biên độ điện áp (Level Shifter & Buffer), Mạch khuếch đại thuật toán vi sai (Differential Op-Amp kiểm soát điện áp chế độ chung $V_{CM}$), và Mạch điều khiển đầu ra (Output Driver).
  2. Thiết kế vật lý (Physical Layout Design): Triển khai Layout trên nền công nghệ FinFET tiên tiến, áp dụng các kỹ thuật cân bằng gradient, triệt tiêu điện dung/điện trở ký sinh và chống nhiễu ghép kênh (coupling).
  3. Kiểm tra và xác thực vật lý: Đạt tỷ lệ 100% không lỗi (Clean) trên tất cả các bộ quy tắc kiểm tra nghiêm ngặt: DRC (Design Rule Check), LVS (Layout Versus Schematic), Antenna Effect Check, và DRC Double Patterning Colored Tapeout (DRC_DP).
  4. Mô phỏng và tối ưu hóa hậu thiết kế (Post-Layout Simulation): Đảm bảo tốc độ truyền đạt 2 Gbps trên tần số clock 1 GHz, điện áp vi sai đầu ra $V_{od} \approx 400\text{ mV}$, $V_{CM} \approx 1.275\text{ V}$, cùng độ méo chu kỳ xung (Duty Cycle Distortion - DCD) nằm trong giới hạn cho phép ($45% - 55%$) trên toàn dải nhiệt độ từ $-40^\circ\text{C}$ đến $125^\circ\text{C}$.

Phạm vi và giới hạn

  • Phạm vi: Tập trung toàn diện vào thiết kế vi mạch tương tự / tín hiệu hỗn hợp (Analog/Mixed-Signal IC Design) cho khối truyền (TX), bao gồm tính toán thông số linh kiện FinFET, thiết kế Layout tùy biến (Full-Custom Layout), trích xuất ký sinh (PEX), và kiểm thử đa góc mô phỏng (PVT Corners: TT, SS, FF).
  • Giới hạn: Nghiên cứu tập trung vào khối phát (TX) và đường truyền tải với tải tương đương $R_{term} = 100\ \Omega$; mạch thu (Receiver - RX) và các khối cân bằng tín hiệu nâng cao (Equalizer/Pre-emphasis) được mô hình hóa tải chuẩn để kiểm định.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Truyền tín hiệu trong các hệ thống tích hợp tốc độ cao đòi hỏi sự cân nhắc khắt khe giữa băng thông, suy hao công suất, độ phức tạp phần cứng và độ miễn nhiễm nhiễu.

Tiêu chí so sánh Tín hiệu đơn cuối (Single-Ended: RS-232, I2C, CMOS I/O) Tín hiệu vi sai tiêu chuẩn (RS-485, CAN Bus) Tín hiệu vi sai điện áp thấp (LVDS FinFET)
Mức điện áp hoạt động 3.3V – 5.0V 5.0V / $\pm 12\text{V}$ 1.825V (VDDQ) / Biên độ vi sai 400 mV
Tốc độ truyền dữ liệu Thấp (< 20 Mbps) Trung bình (< 10 - 50 Mbps) Rất cao ($\ge 2\text{ Gbps}$)
Khả năng triệt nhiễu (CMRR) Kém (dễ bị ảnh hưởng bởi Ground Bounce) Khá (loại bỏ nhiễu mode chung) Xuất sắc (khử toàn diện EMI & Common-Mode Noise)
Tiêu tán công suất Lớn ở tần số cao do swing điện áp lớn Cao do dòng điều khiển lớn Cực thấp (Dòng tĩnh $6\text{ mA} - 8\text{ mA}$)
Số lượng đường dây kết nối $n + 1$ dây cho $n$ tín hiệu $2n$ dây $2n$ dây (yêu cầu cặp vi sai ghép đôi $100\ \Omega$)
Công nghệ chế tạo Planar CMOS truyền thống Bipolar / Standard CMOS 3D FinFET (Kiểm soát dòng rò tối ưu)

Yêu cầu kỹ thuật theo mức độ ưu tiên (MoSCoW):

  • Must have: Hoạt động ổn định ở tốc độ 2 Gbps, điện áp chế độ chung $V_{CM} = 1.275\text{V} \pm 5%$, điện áp vi sai $V_{od} = 400\text{mV} \pm 10%$, vượt qua toàn bộ kiểm tra DRC/LVS.
  • Should have: Thời gian trễ sườn lên/xuống ($t_{rise}, t_{fall}$) trong khoảng 25 ps – 30 ps; Phase Margin của Op-Amp ổn định $> 60^\circ$.
  • Could have: Tối ưu hóa diện tích Silicon bằng cách chia sẻ cực Source/Drain (Multi-finger layout).
  • Won't have (lần lặp này): Tích hợp bộ tạo xung clock nội PLL hoặc mạch khử rung pha chủ động (Active Jitter Cleaner).

Thiết kế hệ thống và Kiến trúc chi tiết

+-----------------------------------------------------------------------------------------------------+
|                                   KIẾN TRÚC VI MẠCH CHI TIẾT                                        |
|                                                                                                     |
|  [VREF = 1.275V]                                                                                    |
|         |                                                                                           |
|         v                                                                                           |
|   +-----------+   Vctrl   +----------------------------------------------------------------------+  |
|   |  Op-Amp   |---------->| Output Driver (H-Bridge Current Switching)                           |  |
|   | Feedback  |           |                                                                      |  |
|   +-----+-----+           |   (VDDQ) --- [PMOS Switch 1] ---------+---------- [PMOS Switch 2]    |  |
|         ^                 |                                       |                     |        |  |
|         | VCM Sensing     |                                    (PADP)                (PADN)      |  |
|         +-----------------+                                       |                     |        |  |
|                           |                                       +---[ Rterm=100 ]-----+        |  |
|   [Data In]               |                                       |                     |        |  |
|       |                   |   (GND)  --- [NMOS Switch 1] ---------+---------- [NMOS Switch 2]    |  |
|       v                   |                                                                      |  |
|   +-----------+           +----------------------------------------------------------------------+  |
|   | Level     |  Diff In                                                                            |
|   | Shifter & |-----------------------------------------------------------------------------------> |
|   | Inverters | (D_in, D_in_bar)                                                                    |
|   +-----------+                                                                                     |
+-----------------------------------------------------------------------------------------------------+

1. Mạch phân cực tự cấp nguồn (Self-Biasing Circuit)

Để triệt tiêu sự phụ thuộc của dòng điện phân cực $I_{bias}$ vào điện áp nguồn $V_{DD}$, kiến trúc Self-bias kết hợp điện trở hồi tiếp âm $R_s$ tại cực Source của transistor $M_2$ được thiết kế:

$$\Delta I_{out} = \Delta I_{ref} \cdot \frac{(W/L)_2}{(W/L)1} \cdot \frac{1}{1 + g{m1} R_1}$$

Dòng điện phân cực qua mạch gương dòng (Current Mirror) được thiết lập:

$$I_{out} = \frac{1}{2} \mu_n C_{ox} \left(\frac{W}{L}\right)2 (V{GS2} - V_{th})^2$$

Mạch khởi động (Start-up Circuit) tích hợp các nhánh transistor chuyển mạch đảm bảo mạch không bị rơi vào điểm làm việc chết (Zero-Current Operating Point) khi vừa cấp nguồn.

2. Mạch khuếch đại thuật toán vi sai (Differential Amplifier with Active Load)

Khối Op-Amp đóng vai trò cảm nhận điện áp chế độ chung đầu ra $V_{CM}$ và so sánh với điện áp chuẩn $V_{REF} = 1.275\text{V}$. Để đảm bảo hệ thống hồi tiếp âm hoạt động ổn định và không tự kích dao động, tụ bù Miller $C_c$ được tích hợp. Dựa trên định lý Miller:

$$Z_{in} = \frac{Z}{1 + A_v} = \frac{1}{s \cdot C_m (1 + A_v)}$$

Tần số điểm cực chính (Dominant Pole) được dịch chuyển:

$$\omega_p = \frac{1}{R_{out} \cdot C_L}$$

Giúp gia tăng độ dự trữ pha (Phase Margin) lên mức $> 65^\circ$, loại bỏ hoàn toàn hiện tượng vọt lố (Overshoot) và dao động chuông (Ringing).

3. Mạch tăng biên độ điện áp và ổn định pha (Level Shifter & Duty Cycle Restorer)

Tín hiệu đầu vào logic mức thấp được khuếch đại biên độ để điều khiển các khóa công tắc của Output Driver. Để triệt tiêu độ trễ bất đối xứng giữa sườn lên ($t_{pLH}$) và sườn xuống ($t_{pHL}$), mạch sử dụng cặp cổng đảo mắc liên tiếp dạng đối nghịch (Back-to-Back Inverters), triệt tiêu hiện tượng Duty Cycle Distortion (DCD), duy trì tỷ lệ xung ổn định ở mức $50% \pm 2%$.

4. Mạch lái đầu ra vi sai (Output Driver)

Gồm cấu trúc cầu H với 4 transistor chuyển mạch PMOS và NMOS. Dòng điện cố định từ mạch phân cực được lái tuần tự qua điện trở tải đầu cuối $R_{term} = 100\ \Omega$ (mắc giữa hai chân PADP và PADN):

$$V_{od} = V_{PADP} - V_{PADN} = I_{tail} \times R_{term} = 4\text{ mA} \times 100\ \Omega = 400\text{ mV}$$

Phương pháp luận (Methodology) và Quy trình thiết kế

Quy trình thiết kế tuân thủ phương pháp thiết kế vi mạch tùy biến hoàn toàn (Full-Custom Analog/Mixed-Signal Flow) theo tiêu chuẩn công nghiệp:

flowchart TD
    A["1. Thiết kế nguyên lý & Tính kích thước FinFET (W/L, Fin Count)"] --> B["2. Mô phỏng tiền thiết kế (Pre-Layout Simulation)"]
    B --> C{"Đạt chỉ tiêu thông số?"}
    C -- "Không" --> A
    C -- "Đạt" --> D["3. Phác thảo & Thiết kế Layout vật lý (Custom Layout)"]
    D --> E["4. Kiểm tra vật lý: DRC, LVS, Antenna, Double Patterning"]
    E --> F{"Vượt qua kiểm tra?"}
    F -- "Có lỗi" --> D
    F -- "Clean 100%" --> G["5. Trích xuất tham số ký sinh (PEX: R, C, CC)"]
    G --> H["6. Mô phỏng hậu thiết kế (Post-Layout Simulation)"]
    H --> I{"Đạt thông số Tapeout?"}
    I -- "Không" --> D
    I -- "Đạt chuẩn" --> J["7. Hoàn thiện GDSII / Chuẩn bị Tapeout"]

Implementation và kết quả

Quá trình triển khai thiết kế vật lý (Physical Layout)

Quá trình chuyển đổi từ sơ đồ nguyên lý sang Layout trên tiến trình FinFET đối mặt với các hiệu ứng vật lý phức tạp của cấu trúc nano 3D:

  1. Kỹ thuật ngón song song (Multi-finger Transistor): Transistor công suất lớn được chia thành nhiều vây (Fins) và ngón (Fingers) mắc song song, dùng chung vùng Source/Drain. Kỹ thuật này giảm điện dung ký sinh cực máng $C_{db}$, $C_{sb}$ tới 42% và giảm điện trở cổng $R_g$.
  2. Kỹ thuật bố trí đối xứng qua tâm (Common Centroid) và xen kẽ (Interdigitation): Áp dụng cho cặp transistor vi sai đầu vào của Op-Amp và mạch gương dòng $M_1 - M_4$ nhằm loại bỏ sai lệch do gradient nhiệt độ và gradient quá trình chế tạo (Process Gradient).
  3. Triệt tiêu hiệu ứng ứng suất cơ học (STI Stress) và bào mòn hóa học (STI Dishing): Bố trí các dãy linh kiện giả (Dummy Transistors/Gates) ở hai đầu biên của khối khuếch đại, giữ cho cấu trúc tinh thể của các Fin hoạt động chính xác theo mô hình SPICE.
  4. Kỹ thuật bọc kim loại chống nhiễu (Shielding): Đường truyền tín hiệu xung clock (CLK) và tín hiệu đầu ra tốc độ cao PADP/PADN được bọc bởi các đường kim loại đất (VSS Shielding) trên các lớp Metal dày, ngăn ngừa hiện tượng ghép tụ ký sinh (Capacitive Coupling) sang các đường điện áp chuẩn $V_{REF}$ và $V_{CM}$.
  5. Vòng bảo vệ (Guard Rings / Substrate Taps): Bố trí dày đặc các vòng P-tap và N-tap bao quanh các khối Analog nhằm thu gom dòng rò trong đế bán dẫn, cách ly hoàn toàn nhiễu từ khối số sang khối tương tự và ngăn chặn hiện tượng chốt mạng (Latch-up).
+-------------------------------------------------------------------------+
|                  MÔ PHỎNG BỐ TRÍ LAYOUT COMMON CENTROID                 |
|                                                                         |
|        Dummy   +-------+-------+-------+-------+   Dummy                |
|       +-----+  |  A1   |  B1   |  B2   |  A2   |  +-----+               |
|  TAP  |     |  | (MOS) | (MOS) | (MOS) | (MOS) |  |     |  TAP          |
| [P/N] | DUM |  +-------+-------+-------+-------+  | DUM | [P/N]         |
|  RING |     |  |  A2   |  B2   |  B1   |  A1   |  |     |  RING         |
|       +-----+  +-------+-------+-------+-------+  +-----+               |
|                                                                         |
|  ==> Triệt tiêu Gradient sai số đa trục (Linear & Non-linear Gradients) |
+-------------------------------------------------------------------------+

Kết quả kiểm tra vật lý và mô phỏng chi tiết

Hệ thống được kiểm định nghiêm ngặt qua công cụ Synopsys IC Validator và HSPICE / CustomSim:

1. Đánh giá vật lý (Physical Verification Matrix)

  • DRC_INT & DRC_tapeout: Vượt qua 100% các luật về độ rộng đường kim loại tối thiểu (Min Width), khoảng cách tối thiểu (Min Spacing), mật độ diện tích kim loại (Metal Density).
  • DRC_DP Colored Tapeout: Đạt chuẩn phân tách màu mặt nạ quang khắc đa lớp (Double Patterning Decomposition) cho các lớp kim loại siêu mịn.
  • LVS (Layout vs Schematic): Khớp nối chính xác 100% tất cả các cổng (Ports), chân cắm (Pins), lưới điện trở/tụ điện và số lượng FinFET giữa Schematic và Layout.
  • Antenna Effect: Tích hợp các Diode xả ngược bảo vệ cực Gate không bị đánh thủng bởi điện tích tích tụ trong quá trình phay plasma kim loại.

2. Kết quả đo đạc thông số: So sánh Tiền thiết kế (Pre-Layout) và Hậu thiết kế (Post-Layout)

Thông số kỹ thuật Yêu cầu thiết kế (Spec Target) Kết quả Pre-Layout Kết quả Post-Layout (PEX) Trạng thái
Điện áp nguồn VDDQ $1.825\text{ V} \pm 5%$ $1.825\text{ V}$ $1.825\text{ V}$ Đạt
Tốc độ truyền dữ liệu $\ge 2.0\text{ Gbps}$ $2.0\text{ Gbps}$ $2.0\text{ Gbps}$ Đạt
Tần số xung Clock $1.0\text{ GHz}$ $1.0\text{ GHz}$ $1.0\text{ GHz}$ Đạt
Điện áp vi sai ($V_{od}$) $350\text{ mV} - 450\text{ mV}$ $402.1\text{ mV}$ $398.5\text{ mV}$ Đạt
Điện áp chế độ chung ($V_{CM}$) $1.200\text{ V} - 1.350\text{ V}$ $1.275\text{ V}$ $1.273\text{ V}$ Đạt
Độ méo chu kỳ (Duty Cycle) $45% - 55%$ $49.8%$ $50.4%$ Đạt
Thời gian sườn lên ($t_{rise}$) $25\text{ ps} - 30\text{ ps}$ $26.4\text{ ps}$ $28.2\text{ ps}$ Đạt
Thời gian sườn xuống ($t_{fall}$) $25\text{ ps} - 30\text{ ps}$ $26.1\text{ ps}$ $27.9\text{ ps}$ Đạt
Thời gian trễ truyền dẫn ($t_{pd}$) $\le 500\text{ ps}$ $432\text{ ps}$ $468\text{ ps}$ Đạt
Độ dự trữ pha (Phase Margin) $> 60^\circ$ $68.5^\circ$ $64.2^\circ$ Đạt
Dòng tĩnh $I_{DDQ}$ $\le 8.0\text{ mA}$ $5.92\text{ mA}$ $6.18\text{ mA}$ Đạt
Dòng tĩnh $I_{DD}$ $\le 30\ \mu\text{A}$ $18.4\ \mu\text{A}$ $21.6\ \mu\text{A}$ Đạt

3. Mô phỏng đa góc (Corner Analysis)

Mô phỏng quét qua các góc công nghệ bán dẫn (Fast-Fast, Typical-Typical, Slow-Slow) kết hợp dải nhiệt độ biến thiên từ $-40^\circ\text{C}$ đến $+125^\circ\text{C}$:

  • Corner TT ($25^\circ\text{C}$): Dạng sóng vi sai đầu ra đạt độ đối xứng lý tưởng, mắt tín hiệu (Eye Diagram) mở rộng cực đại.
  • Corner SS ($125^\circ\text{C}$): Dòng trôi giảm do độ linh động $\mu$ suy giảm theo nhiệt độ ($v_d = \mu E$), thời gian trễ tăng nhẹ lên 485 ps nhưng vẫn nằm trong ngưỡng kiểm soát $< 500\text{ ps}$.
  • Corner FF ($-40^\circ\text{C}$): Dòng tăng nhẹ, thời gian sườn lên/xuống đạt $24.8\text{ ps}$, mạch Op-Amp duy trì $V_{CM}$ dao động không quá $\pm 15\text{ mV}$.

Đổi mới và đóng góp

  1. Làm chủ thiết kế trên cấu trúc FinFET 3D: Khác với các nghiên cứu LVDS truyền thống trên nút công nghệ Planar $0.18\ \mu\text{m}$ hay $65\text{ nm}$, dự án triển khai hoàn chỉnh trên cấu trúc FinFET 3 chiều. Cổng Gate bao bọc 3 mặt của kênh dẫn (Fin Channel) triệt tiêu dòng rò dưới ngưỡng (Subthreshold Leakage), giảm tiêu tán công suất tĩnh hơn 60% so với Planar MOSFET ở cùng hiệu năng.
  2. Kỹ thuật bố trí vật lý loại bỏ sai hỏng bậc cao: Xây dựng phương pháp bố trí phối hợp giữa Common-Centroid và Dummy Insertion, giải quyết trực tiếp 7 hiệu ứng không lý tưởng trong công nghệ Nano: Well Proximity Effect (WPE), STI Stress, STI Dishing, Pattern Non-Uniformity, Antenna Effect, Source/Drain Asymmetry, và Metal Coupling.
  3. Mạch tự phân cực bù nhiệt và nguồn: Thiết kế mạch Bias độc lập với biến thiên nguồn cấp VDDQ, tự động ổn định điểm làm việc tĩnh (DC Operating Point) cho toàn bộ hệ thống phát.
  4. Quy trình chuẩn công nghiệp (Tapeout-Ready Standard): Đồ án hiện thực hóa quy trình thiết kế tương thích hoàn toàn với luồng công cụ thiết kế của Synopsys, tạo ra cơ sở dữ liệu vi mạch sẵn sàng cho sản xuất thử nghiệm (Tapeout).

Ứng dụng thực tế và triển khai

+-------------------------------------------------------------------------+
|                        CÁC HỆ SINH THÁI ỨNG DỤNG                        |
|                                                                         |
|  +---------------------+   +---------------------+   +---------------+  |
|  | AI Accelerators     |   | 5G Baseband / MIMO  |   | Automotive    |  |
|  | Chip-to-Chip Inter- |   | High-Speed Serial   |   | ADAS Radar &  |  |
|  | connect (Die-to-Die)|   | Front-Haul Data Bus |   | Camera Link   |  |
|  +---------------------+   +---------------------+   +---------------+  |
|             \                         |                         /       |
|              \                        |                        /        |
|               +-----------------------+-----------------------+         |
|                                       |                                 |
|                                       v                                 |
|                    [ LÕI BỘ PHÁT LVDS TX FinFET ]                       |
|                    * Băng thông 2 Gbps / 400 mV Swing                   |
|                    * Triệt nhiễu EMI / Công suất tối ưu                 |
+-------------------------------------------------------------------------+

Kịch bản triển khai thực tế

  • Giao tiếp Die-to-Die trong đóng gói Chiplet: Liên kết dữ liệu giữa các khối tính toán NPU/GPU và bộ nhớ đệm trong các hệ thống vi xử lý đa chiplet thế hệ mới.
  • Giao diện Camera & Cảm biến trên Ô tô (ADAS): Truyền tải luồng video chất lượng cao không nén từ cảm biến hình ảnh về ECU trung tâm với khả năng miễn nhiễm hoàn hảo trước nhiễu điện từ trong khoang động cơ.
  • Xử lý tín hiệu trạm gốc 5G: Truyền dữ liệu tốc độ 2 Gbps giữa khối xử lý băng thông cơ sở (Baseband Unit) và các khối vô tuyến RFIC.

Hiệu quả kinh tế & Khả năng nhân rộng

  • Giảm số lớp kim loại yêu cầu nhờ tối ưu hóa layout, giúp hạ giá thành sản xuất mặt nạ quang khắc (Mask Set Cost).
  • Tỷ lệ diện tích chiếm dụng siêu nhỏ nhờ đặc tính mật độ cao của FinFET, tối ưu hóa diện tích Silicon (Die Area) trên mỗi tấm Wafer.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Phạm vi nhiệt độ khắc nghiệt: Tại góc mô phỏng $SS / 125^\circ\text{C}$, dòng tĩnh của khối Op-Amp có hiện tượng trôi nhẹ, đòi hỏi biên độ an toàn lớn hơn cho mạch phân cực.
  • Suy hao trên đường truyền dài: Mạch chưa tích hợp khối bù suy hao tần số cao (Pre-emphasis/De-emphasis) nên khoảng cách truyền tối ưu trên đường mạch in (PCB Trace) bị giới hạn dưới 50 cm ở tốc độ 2 Gbps.

Hướng nâng cấp đề xuất

  1. Thiết kế tích hợp bộ thu (LVDS Receiver): Bổ sung khối RX với bộ khuếch đại cân bằng liên tục (Continuous-Time Linear Equalizer - CTLE) để tạo thành hệ thống truyền nhận hoàn chỉnh (Transceiver - TRX).
  2. Nâng cấp tốc độ lên 5 Gbps – 10 Gbps: Nghiên cứu kiến trúc Current-Mode Logic (CML) và ứng dụng kỹ thuật chia pha đa pha xung Clock.
  3. Mở rộng sang tiến trình Gate-All-Around (GAA / NanoSheet FET): Thử nghiệm thiết kế trên các nút công nghệ dưới 3nm nhằm tối ưu hóa diện tích hơn nữa.

Đối tượng hưởng lợi

+-----------------------------------------------------------------------------+
|                            ĐỐI TƯỢNG HƯỞNG LỢI                              |
|                                                                             |
|  [Sinh viên / Kỹ sư mới]   ===> Tài liệu mẫu mực về thiết kế Full-Custom     |
|                                 và kỹ thuật Layout FinFET chuẩn Tapeout.    |
|                                                                             |
|  [Kỹ sư Vi mạch (Layout)]  ===> Cẩm nang xử lý các hiệu ứng Nano: STI, WPE, |
|                                 Antenna, Common-Centroid, Shielding.        |
|                                                                             |
|  [Doanh nghiệp Bán dẫn]    ===> IP Core khối phát LVDS 2 Gbps tiêu chuẩn,   |
|                                 sẵn sàng tích hợp vào SoC đa năng.          |
|                                                                             |
|  [Nhóm nghiên cứu / Viện]  ===> Phương pháp luận kiểm thử góc PVT và PEX    |
|                                 cho công nghệ bóng bán dẫn 3 chiều.         |
+-----------------------------------------------------------------------------+
  • Sinh viên chuyên ngành Điện tử - Viễn thông / Vi mạch bán dẫn: Nguồn học liệu chi tiết từ lý thuyết bán dẫn, mô hình toán học MOSFET/FinFET đến quy trình sử dụng bộ công cụ EDA chuẩn mực của Synopsys.
  • Kỹ sư thiết kế Layout tương tự (Analog Layout Engineers): Nắm vững các kỹ thuật xử lý chuyên sâu các yếu tố sai lệch vật lý (Non-ideal factors) trên công nghệ nano.
  • Doanh nghiệp thiết kế vi mạch (Fabless Semiconductor Companies): Sở hữu khối thiết kế IP (Silicon IP Core) LVDS phát tốc độ cao có độ tin cậy lớn, tiết kiệm thời gian R&D cho các dự án thương mại.

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng và phần mềm để triển khai và kiểm tra lại thiết kế này là gì?

Để tái lập và phát triển thiết kế, hệ thống cần môi trường máy trạm Linux (RHEL/CentOS) cài đặt bộ phần mềm thiết kế vi mạch của Synopsys (Custom Compiler, HSPICE, FineSim/CustomSim, IC Validator) cùng với bộ thư viện công nghệ FinFET PDK (Process Design Kit) đạt chuẩn từ nhà máy đúc chip (Foundry).

2. Làm thế nào để giải quyết hiện tượng chênh lệch chu kỳ xung (Duty Cycle Distortion) ở tốc độ 2 Gbps?

Hiện tượng DCD sinh ra do sự bất đối xứng giữa thời gian trễ mở và tắt ($t_{pLH} \ne t_{pHL}$) của các transistor logic. Giải pháp trong đề tài là thiết kế mạch Level Shifter kết hợp cặp cổng đảo mắc đối nghịch (Back-to-Back Inverters). Cấu trúc này khóa trạng thái logic chuyển tiếp nhanh chóng, cân bằng sườn dốc tín hiệu và duy trì Duty Cycle đạt $50.4%$.

3. Tại sao công nghệ FinFET lại vượt trội hơn Planar MOSFET trong thiết kế mạch LVDS tốc độ cao?

FinFET sử dụng kênh dẫn dạng vây mỏng thẳng đứng được bao bọc 3 mặt bởi cực Gate. Cấu trúc này tạo khả năng kiểm soát tĩnh điện vượt trội trên kênh dẫn, loại bỏ hầu như hoàn toàn các hiệu ứng kênh ngắn (SCE), giảm dòng rò khi tắt (Off-state Leakage) và cung cấp dòng dẫn (Drive Current) trên một đơn vị diện tích lớn hơn nhiều so với Planar MOSFET, cho phép chuyển mạch cực nhanh ở tần số GHz.

4. Mạch điều khiển chế độ chung ($V_{CM}$) của Op-Amp hoạt động như thế nào để giữ mức 1.275V ổn định?

Khối Op-Amp liên tục lấy mẫu điện áp tại điểm giữa của cầu trở tải vi sai ($V_{CM_sense}$) và so sánh với điện áp chuẩn $V_{REF} = 1.275\text{V}$. Nếu $V_{CM}$ tăng hoặc giảm do biến thiên nhiệt độ hay nguồn cấp, Op-Amp sẽ tự động điều chỉnh điện áp điều khiển cực Gate ($V_{ctrl}$) của các transistor phân cực trong Output Driver, kéo mức $V_{CM}$ quay trở về đúng giá trị danh định $1.275\text{V}$.

5. Chi phí sản xuất và khả năng ứng dụng thực tế vào sản phẩm thương mại của lõi IP này ra sao?

Do thiết kế đã đạt chuẩn Clean 100% về DRC/LVS và DRC Double Patterning Colored Tapeout, khối IP này có thể tích hợp trực tiếp (Drop-in Module) vào các chip SoC lớn hơn. Việc tối ưu hóa diện tích Layout giúp giảm thiểu chi phí chiếm dụng Silicon trên Wafer, mang lại tỷ suất hoàn vốn (ROI) vượt trội khi sản xuất hàng loạt ở quy mô hàng triệu chip.

Kết luận

Đồ án tốt nghiệp "Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET" đã giải quyết trọn vẹn bài toán truyền dữ liệu tốc độ cao, tiêu thụ điện năng thấp và chống nhiễu vượt trội cho các hệ thống vi mạch tích hợp hiện đại. Bằng việc làm chủ công nghệ bán dẫn 3D FinFET kết hợp các kỹ thuật thiết kế vật lý tiên tiến (Common-Centroid, Interdigitation, Dummy/Guard Ring, Shielding), nhóm nghiên cứu đã xây dựng thành công bộ phát LVDS đạt băng thông 2 Gbps với điện áp vi sai chuẩn xác 400 mV, điện áp chế độ chung ổn định 1.275V và bảo toàn toàn vẹn tín hiệu trên toàn dải điều kiện môi trường công nghiệp.

Kết quả của đề tài không chỉ khẳng định năng lực nghiên cứu chuyên sâu, tính kỷ luật kỹ thuật cao trong môi trường làm việc phối hợp cùng Synopsys Việt Nam, mà còn cung cấp một khối thiết kế IP chất lượng, đóng góp trực tiếp vào nguồn tài liệu tham khảo và phát triển nguồn nhân lực chất lượng cao cho ngành công nghiệp vi mạch bán dẫn Việt Nam.