Chương 1. TÌM HIẾU TONG QUAN.---22©22- E2E22EE+EE£EEE2EEEEEEEEEEkerrerrrrree 2 LL. 2 ma acc na. Téng quan dé na .-- 2 2£+2£+SE+EEEEE£EEEEEEEEEEEEEEEEEEerkrrrkrree 5 2.
Mô hình môi trường kiểm tra thiết kế UVM. Cấu trúc và các thành phần chính bên trong một UVM Testbench. Transaction-Level Modeling. Các Phase bên trong quá trình mô phỏng sử dụng UVM Testbench.
UVM Factory, Field Macro và các tiện ích tích hợp. Xây dựng mô hình tin cậy sử dụng SystemVerilog Direct Programming Interface." fe AMBIT, cM, MIMI sssePccsseedeseessessersessseesseesseesssessessessseesseerseessss 17 2. _ Tổng quan về DPI. _ Cách thức hoạt động của IDIPÌL.
Xây dựng mô hình tin cậy cho thiết kế kết hợp sử dụng DPI. Kiểm tra hành vi thiết kế sử dụng SystemVerilog Assertion. Tổng quan về SystemVerilog Assertion. Các loại ASS€TtIOH.
Concurrent ÁSS€TION. Các lớp của Concurrent ASSETtION. Cac toán tử của Concurrent ASS€TfIOII. Cú pháp Concurrent ASS€TtOI.
Cấu trúc bind của SystemVerilog.---s-ccssreceerrrerrre 31 Chương 3. _ MÔ HÌNH THUC TE MOI TRƯỜNG KIEM TRA THIET KÉ. Mô hình tổng quan môi trường kiểm tra thiết kế. Thiết kế CNN IP được dùng dé xây dựng môi trường kiểm tra.
Tổng quan thiết kế CNN IP. Mô tả input và output của thiết kế. Đặc trưng cấu trúc môi trường UVM Testbench cho thiết kế tích chập. ABO sc senscasessnsessenecaversusersesseseesonssennesonteseutersoesene 46 3.
M6 hình tin cậy cho thiết kế tích chập sử dụng DPI-C. Kiểm tra hành vi Controller module của thiết kế tích chập sử dụng SystemVerilog ÀSS€TẨIOHI.s--5e<kEsEH⁄HHA HH HH HHYHH HH Hàng Hà Hàng 53 3. Môi trường kiểm tra thiết kế CNN IP ShuffleNetV2. Mô tả thiết kế CNN IP ShuffleNetV2.
Mô hình tin cậy cho thiết kế tích chập của CNN IP ShuffleNet. Đặc trưng cấu trúc môi trường UVM Testbench của thiết kế CNN IP ShuffleNet V2. HH Hà HH HH HH HH. _ Tối ưu tính tái sử dụng của môi trường kiểm tra.
KIEM TRA VÀ DANH GIÁ. Tiêu chí đánh giá. Phương pháp đánh giá kết quả. Kết quả mô phỏng của UVM Testbench.4, Kết quả kiểm tra hành vi thiết kế.
Kết quả so sánh giữa kết quả thực tế và kết quả tin cậy (CNN IP kjn0šš J0 —.,ÔỎ 73 Chương 5.--- 2 2+5<+EE+EE9EE2EEEEE2EE2E1211211211212212 21. _ Tiêu chí đánh giá. 77 DANH MỤC HÌNH Hình 2-1: Cau trúc của một UVM Testbench cơ bản.-c:-::ciiiiiiieereresessesvee 6 Hình 2-2: Mô hình các thành phần bên trong thư viện UVM [2]. 9 Hình 2-3: Port và Export của Producer và COnSUTT€T.---e+-secccssecerrrsrersee 10 Hình 2-4: Mô hình Port, Export va Analysis POFẨ.------c-cceerseereetrserreree 11 Hình 2-5: Các Phase trong quá trình mô phỏng UVM 'Testbench.
12 Hình 2-6: Trình tự thực hiện giữa các phần tử của các Pha .------c--s 14 Hình 2-7: UVM Factory và các phương thức cung cấp cho người dùng. 15 Hình 2-8: Giao tiếp giữa SystemVerilog và C .ccccccrrreecvrrrrrrereerrrrrereerre 18 Hình 2-9: Cấu trúc và cách thức hoạt động của SystemVerilog sử dụng DPI. 18 Hình 2-10: Tham chiếu kiêu dit liệu giữa SystemVerilog và C sử dụng DPI-C. 19 Hình 2-11: Mô hình tin cậy kiểm tra kết quả DUT.-----ccceerrreecccre 20 Hình 2-12: Trình tự hoạt động của DPI-C và SystemVerilog trong mô phỏng.
21 Hình 2-13: Kết qua Assertion violation.--::cccccerrieessvtttrressvttrrrrrseeerrrrrsserte 23 Hình 2-14: Các lớp bên trong Concurrent Assertion Hình 2-15: Waveform mẫu cho đoạn code bên trên.------ccvvvsssssscc+ereee Hình 2-16: Kết quả của 2 tiến trình Assertion P1 và P2.eeeee 27 Hình 2-17: Dạng sóng cho ví dụ toán tử lặp của Concurrent Assertion. 29 Hình 2-18: Cú pháp của một mệnh đề Concurrent Assertion.-------s:- 30 Hình 2-19: Cau trúc bind của System Verilog.--s++eceetrrecerrrrererrrrreerre 32 Hình 3-1: Tổng quan mô hình môi trường kiểm tra thiết kế.---- 33 Hình 3-2: Kiến trúc thiết kế CNN.rccitrerriririirirriirirrirrirrrrrrrre 36 Hình 3-3: Biến enum bên trong Sequence Item.----2s+++ccetrrrccetrrrecerre 37 Hình 3-4: Flow chart của function body() bên trong Sequence .---‹-- 38 Hình 3-5: Các Phase chính bên trong lớp Driver. eessesssesssessecseestesseeesteesseesseeneeseeseenses 39 Hình 3-6: Run Phase của Lớp ÏDFIV€T. -- s-- <55+<SceekktEkkEktrtkkrekkrtrirrrrirrrrtrrrrkrrrrree 40 Hình 3-7: Task drive() của lớp IDTIV€T.--c-ccc<srserertrrtrrrtrrrrirrrirrrrrrrrrrrrrkerrrree 40 Hình 3-8: Giao tiếp giữa lớp Driver và Sequencer.----s+-cssrecesrrcerrre 41 Hình 3-9: Các Phase chính bên trong lớp MOnITOT.--e--c-scscscerxsrrxsrerxsrerxee 41 Hình 3-10: uvm_analysis_port được khai báo bên trong MonIfOr.- 42 Hình 3-11: Run Phase của lớp MOnIẨOT.--se--5sseb$reEExerrkketrtkritkirriirkrrrree 42 Hình 3-12: uvm_analysis_imp được khai báo bên trong Scoreboard.
43 Hình 3-13: Các Phase chính của lớp ScorebOard.----‹---ccseeetxeererxsrrerkerrerreee 44 Hình 3-14: Cấu trúc bộ nhớ kernel_ram của CNN IP.---ec--ceceecsesseeee 45 Hình 3-15: Bộ nhớ ảo bên trong SCOT€bOar(. ---s-cssesxxeeexeerkketrrkrtrrsrrkerrriee 46 Hình 3-16: Cấu trúc bộ nhớ ảo được sao chép từ kernel_ ram.----‹---« 46 Hình 3-17: Các Phase chính của lớp A Ø€IIL.e--cccxvererrrierrrriirrrrrirrrrrrrree 47 Hình 3-18: Build Phase và Connect Phase của lớp Að€n(.-------«ccc«ceccee 47 Hình 3-19: Các Phase chính của lớp Ev.----ss-ccseekkiiekkririiririirriirriiee 48 Hình 3-20: Build Phase và Connect Phase của lớp Envy .---«c©c«eccecs«ee 49 Hình 3-21: Cac Phase chính của lớp Test .cisssesssessesssessesseesssesssessessssessnsessessasesssessens 49 Hình 3-22: Các hiệu chỉnh cho môi trường {€S(.----ccs+-ccssesccvererxssrervesrrrveee 50 Hình 3-23: Hiệu chỉnh về set_drain_ time.---ccccccccz+t2222222222ssersssrtttttrtrrsrssssses 50 Hình 3-24: Kiến trúc Datapath module của khối tích chập.--- 51 Hình 3-25: Các tầng của mô hình DPI.+cccetreeceetreervvtrrrrerrrrerrrre 52 Hình 3-26: Concurrent Assertion cho các tín hiệu điều khiến.- 55 Hình 3-27: Tông quan luồng hoạt động của ShuffleNetV2.-s-+ 56 Hình 3-28: Tổng quan thiết kế phần cứng ShuffleNetV2.-----s5- 57 Hình 3-29: Các tầng bên trong môi trường kiểm tra.+cccstrrcccerre 58 Hình 3-30: Lớp nền Sequence được tham số hóa.--:--ccceirreecceerirrescert 61 Hình 3-31: Lớp con khởi tạo từ lớp nền.---2+-cs2reeztrcrvttrrrtrrrrrrrrrrrr 62 Hình 4-1: Một số hình ảnh trong tập dữ liệu đầu vào.ccccccr 65 Hình 4-2: Folder chứa kết quả mô phỏng.------ccccceccvvvvveeeevcrvvveerrerrrte 66 Hình 4-3: Kết quả tin cậy và kết quả thực tế.---ccccccsecerrerrrrrrreerrkee 66 Hình 4-4: Kết quả so sánh từng trường hợpp.----ccceccccceeerrrverrrrrrerrerrrer 67 Hình 4-5: Biểu đồ thống kê kết quả so sánh .ccccc-c---55cccccvvveeveeereeeee 67 Hình 4-6: Kết quả của quá trình mô phỏng.-s2++cestrceetrreezrrrerrr 68 Hình 4-7: Thông tin có ý nghĩa trích xuất từ file báo cáo.cccc+ 69 Hình 4-8: Trạng thái Reset của UVM Testbench.---c-esceriereriirrriirrrree 69 Hình 4-9: Trạng thái tải trọng số đến DUT của UVM Testbench.- 70 Hình 4-10: Trang thái thực hiện gửi các gói tin data_in đến DUT. 70 Hình 4-11: Kết quả kiểm thử ở Check Phase.-22++ec5s+rrccettrrererrrrererrre 71 Hình 4-12: Thống kê kết quả ở Report Phase.---e52++cestrreeerreeerrreerr 71 Hình 4-13: Kết quả mệnh dé Concurrent Assertion.----c-se++cccesrrcccsrre 72 Hình 4-14: Waveform các tín hiệu điều khiển của DUT.ccccccccvvcrrre 73 Hình 4-15: Thống kê kết quả kiểm tra kênh 7.-----++-e2+ccstrrcetrrrerrr 74 Hình 4-16: Đồ thị thống kê kết quả kiểm tra kênh 7.cste 74 Hình 4-17: Bảng thống kê so sánh kết quả của 10 ảnh ngẫu nhiên. 75 DANH MỤC BANG Bang 2-1: Các lớp con của uvm_object và uvm_compOneII.------s---ss--+ 10 Bang 2-2: Một số Field Macro thông dụng cho các kiêu dit liệu cơ bản.
16 Bảng 3-1: Mô ta input và output của thiết kế CNN.-csseceereceere 36 Bang 3-2: Mô tả các phép tính va số chu kỳ dé hoàn thành của module Datapath. 53 Bang 3-3: Các phép tính và chu kỳ tín hiệu điều khiển của chúng tích cực. 54 Bảng 4-1: Tiêu chí đánh giá môi trường kiểm tra.+-esszceztecezrr 64 DANH MỤC TU VIET TAT UVM Universal Verification Methodology RTL Register Transfer Level SoC System on Chip DPI Direct Programming Interface SVA System Verilog Assertion EDA Electronic Design Automation DUT Design Under Test RAL Register Abstraction Layer TOM TAT KHÓA LUẬN Trong đề tài, nhóm tập trung nghiên cứu các cơ sở lý thuyết cần thiết dé có thé hiện thực hoá môi trường kiểm tra cho thiết kế CNN IP. Với nội dung trung tâm chính là xây dựng môi trường dựa trên phương pháp và cấu trúc của UVM Framework, nhóm cần hiểu rõ các kiến thức cơ bản của UVM gồm kiến trúc các lớp bên trong UVM và chức năng của chúng, phương thức giao tiếp giữa các lớp sử dụng UVM TLM, quá trình mô phỏng của môi trường dựa trên cơ chế UVM Phasing, thư viện tích hợp UVM cung cấp cho người dùng các lớp nền và các hàm tương ứng cũng như các tiện ích hỗ trợ người dùng trong quá trình xây dựng môi trường UVM Testbench.
Việc hiện thực môi trường được nhóm thực hiện trên EDA Tool Xilinx Vivado và môi trường Linux Shell. Bên cạnh việc sử dung UVM vào việc xây dựng môi trường kiểm tra, áp dụng Shell, TCL và Perl Scripts cũng hỗ trợ tăng hiệu quả và giảm thời gian cho quá trình kiểm tra thông qua kha năng tự động hoá của Scripts. Đồng thời, một mô hình tin cậy của thiết kế được xây dựng dựa trên ngôn ngữ C và có khả năng giao tiếp với UVM Testbench thông qua DPI-C của SystemVerilog giúp việc xác định tính đúng đắn và độ tin cậy của thiết kế được tối ưu hơn. Trước khi bắt đầu quá trình xây dựng môi trường kiểm tra cho thiết kế CNN IP, nhóm cũng cần nghiên cứu về mô tả của thiết kế, bao gồm các cổng đầu vào và dau ra cũng như chức năng của thiệt kê và các submodule của nó.
TÌM HIỂU TONG QUAN 1. Giới thiệu Trong quá trình thiết kế một mạch RTL, quá trình đánh giá và kiểm tra là một trong những nhân tố then chốt trong việc xác định thiết kế có hoạt động như mong đợi hay không, đồng thời quá trình này cũng cần phải xác định được mức độ hoàn thiện, tinh đúng dan và độ tin cậy của thiết kế. Mục tiêu chính của việc kiểm tra thiết kế là tìm lỗi của thiết kế đó, quá trình kiểm tra được hiện thực bằng cách đưa các trường hợp đầu vào khác nhau và xác định kết quả đầu ra có chính xác hay không. Độ tin cậy của thiết kế phụ thuộc vào số lượng mẫu thử đầu vào và mức độ chính xác của đầu ra.
Do độ phức tạp của quá trình kiểm tra tỉ lệ thuận với độ phức tạp của thiết kế, đặc biệt với các thiết kế như SoC, các phương pháp kiểm tra thiết kế được các tập đoàn lớn lần lượt được phát triển sau sự ra đời của ngôn ngữ SystemVerilog: eRM, RVM, VMM, AVM, OVM và UVM [6]. Các phương pháp này tận dụng điểm mạnh của ngôn ngữ SystemVerilog là áp dụng lập trình hướng đối tượng vào quá trình xây dựng Testbench, hỗ trợ người kiểm tra thiết kế có thé tối ưu tính tự động hoá và khả năng tái sử dụng các phần tử có sẵn bên trong Testbench, giúp tăng hiệu quả và giảm thiểu thời gian kiểm tra. Trong các phương pháp kiểm tra ké trên, nổi bật nhất chính là UVM (Universal Verification Methodology) được xem như phương pháp kế thừa điểm mạnh của các phương pháp tiền thân [5], UVM cũng được chuẩn hoá và liên tục phát triển bởi Accellera từ 2011 tới nay và được sử dụng rộng rãi trên thế giới ở thời điểm hiện tại. UVM cung cấp cho người dùng một thư viện các lớp có khả năng tự động hoá và tích hợp các tính năng tiện ích hỗ trợ người kiểm tra trong quá trình xây dựng Testbench.
Bên cạnh việc sử dụng UVM vào việc xây dựng môi trường kiểm tra, áp dụng Shell và TCL Scripts cũng hỗ trợ tăng hiệu qua và giảm thời gian cho quá trình kiểm tra thông qua khả năng tự động hoá của Scripts.