Nghiên cứu và Thiết kế Bộ Chuyển Đổi Ethernet E1 trên FPGA

Luận văn: Nghiên cứu và thiết kế bộ chuyển đổi Ethernet E1 trên FPGA. Tìm hiểu kiến trúc, giải pháp tối ưu và ứng dụng thực tế của công nghệ.

Người đăng

Ẩn danh

Thể loại

Luận văn thạc sĩ kỹ thuật

2014

75
2
0

Phí lưu trữ

30 Point

Tóm tắt

I. Tổng Quan Về Bộ Chuyển Đổi Ethernet E1 trên FPGA

Trong bối cảnh nhu cầu và sự phát triển công nghệ thông tin mạnh mẽ, hệ thống mạng truyền dẫn đóng vai trò cực kỳ quan trọng. Nó là xương sống của bất kỳ hệ thống thông tin nào. Hệ thống mạng lưới truyền dẫn với chức năng truyền tải dữ liệu ngày càng phải đáp ứng được các yêu cầu như dung lượng lớn, tính thời gian thực của các dịch vụ thoại, video của các hệ thống ứng dụng, truyền thông và công nghệ thông tin. Để đáp ứng được nhu cầu sử dụng dịch vụ ngày càng cao, các công nghệ truyền dẫn cũng phát triển không ngừng và đa dạng. Hiện nay cơ sở hạ tầng mạng truyền dẫn của nước ta chủ yếu vẫn dựa trên nền mạng truyền dẫn sử dụng công nghệ PDH và SDH; các thiết bị cung cấp dịch vụ truyền thống như tổng đài, vi ba luồng E1 nối với mạng truyền dẫn theo chuẩn E1. Tuy nhiên, các thiết bị cung cấp dịch vụ hiện đại như truyền hình, voice IP ngày nay đều được thiết kế theo chuẩn IP và không thể kết nối trực tiếp với hệ thống truyền dẫn theo chuẩn E1. Như vậy, nhu cầu cần phải chuyển đổi từ giao diện Ethernet sang giao điện E1 để các thiết bị đầu cuối IP sử dụng được nên tăng mạng truyện dẫn hiện nay là cực kỳ cần thiết. Do đó, việc nghiên cứu bộ chuyển đổi Ethernet E1 là rất cần thiết. Luận văn này tập trung vào việc nghiên cứu và thiết kế một bộ chuyển đổi Ethernet E1 trên công nghệ FPGA. Mục đích là thiết kế được một thiết bị biến đổi trung gian để các thiết bị đầu cuối với giao điện IP sử dụng được cơ sở hạ tầng mạng truyền dẫn chuẩn E1 hiện có. Bên cạnh đó, đây cũng là cơ hội cho bản thân, là người làm công tác nghiên cứu trong một cơ sở nghiên cứu trong nước, có thể làm chủ và áp dụng công nghệ hiện đại vào thiết kế và sản xuất thiết bị viễn thông. Luận văn được chia làm 3 chương: Chương 1 Tổng quan Trình bày tổng quan, ngắn gọn về kỹ thuật Ethernet over PDH và các vấn đề liên quan. Chương 2 Thiết kế bộ chuyển đổi Ethernet-E1 trên công nghệ FPGA. Trong chương này, trước hết phân tích và đưa ra các tiêu chí để lựa chọn nền tảng phần cứng FPGA cho thiết kế. Kế đến, trên cơ sở lý thuyết ở chương 1, xây dựng sơ đồ khối chi tiết, lập trình và mô phỏng các khối chức năng trên FPGA, kỹ thuật xử lý số, lưu đồ thuật toán cũng như kết quả mô phỏng trên các công cụ thiết kế. Chương 3 Kết quả và đánh giá Trình bày cụ thể sơ đồ khối, sơ đồ nguyên lý, sơ đồ mạch in của thiết kế hoàn chỉnh. So sánh kết quả mô phỏng và kết quả thực nghiệm của thiết bị. Đánh giá kết quả nghiên cứu, tính ứng dụng khả thi của đề tài.

1.1. Tại sao cần bộ chuyển đổi Ethernet E1

Sự khác biệt giữa giao diện EthernetE1 là nguyên nhân chính dẫn đến nhu cầu về bộ chuyển đổi. Các thiết bị hiện đại sử dụng giao thức Ethernet để truyền dữ liệu, trong khi hạ tầng mạng hiện có vẫn dựa trên chuẩn E1. Bộ chuyển đổi Ethernet E1 cho phép tích hợp các thiết bị mới vào hạ tầng cũ, tận dụng tối đa cơ sở hạ tầng đã đầu tư. Điều này đặc biệt quan trọng trong các ứng dụng viễn thông, nơi mà việc nâng cấp toàn bộ hạ tầng là tốn kém và không thực tế.

1.2. Ưu điểm của việc sử dụng FPGA trong thiết kế

FPGA (Field-Programmable Gate Array) mang lại tính linh hoạt cao trong thiết kế bộ chuyển đổi. Có thể lập trình lại để thay đổi chức năng và thích ứng với các yêu cầu khác nhau. So với các giải pháp phần cứng cố định, FPGA cung cấp khả năng tùy chỉnh và nâng cấp dễ dàng hơn. Điều này rất quan trọng trong một môi trường công nghệ đang phát triển nhanh chóng. Thêm nữa, FPGA cho phép thực hiện các thuật toán phức tạp với hiệu suất cao, phù hợp với yêu cầu xử lý dữ liệu thời gian thực của bộ chuyển đổi Ethernet E1.

II. Thách Thức Thiết Kế Bộ Chuyển Đổi Ethernet E1 FPGA

Thiết kế một bộ chuyển đổi Ethernet E1 trên nền tảng FPGA không phải là một nhiệm vụ đơn giản. Các kỹ sư phải đối mặt với nhiều thách thức kỹ thuật, từ việc đảm bảo tính tương thích giữa hai giao thức khác nhau đến việc tối ưu hóa hiệu suất và giảm thiểu chi phí. Việc lựa chọn FPGA phù hợp, thiết kế các khối chức năng hiệu quả, và triển khai các thuật toán xử lý dữ liệu tối ưu là những yếu tố quan trọng để đảm bảo thành công của dự án. Ngoài ra, việc kiểm thử và xác minh thiết kế cũng đòi hỏi sự cẩn trọng và kinh nghiệm để đảm bảo bộ chuyển đổi hoạt động ổn định và đáp ứng các yêu cầu kỹ thuật.

2.1. Vấn đề đồng bộ hóa và định thời

Một trong những thách thức lớn nhất trong thiết kế bộ chuyển đổi Ethernet E1 là vấn đề đồng bộ hóa và định thời. Giao thức EthernetE1 có các cơ chế định thời khác nhau, và việc đồng bộ hóa chúng đòi hỏi các kỹ thuật phức tạp. Nếu không đồng bộ hóa chính xác, có thể dẫn đến mất dữ liệu hoặc lỗi truyền dẫn. Do đó, việc thiết kế các khối chức năng để khôi phục định thời và đồng bộ hóa dữ liệu là rất quan trọng. Trong tài liệu gốc, Hình 2.24 và các hình liên quan đến khối khôi phục định thời DPLL được đề cập, cho thấy tầm quan trọng của vấn đề này.

2.2. Khó khăn trong việc ghép kênh và giải mã

Việc ghép kênh dữ liệu từ Ethernet vào E1 và ngược lại đòi hỏi các thuật toán hiệu quả để đảm bảo băng thông được sử dụng tối ưu và dữ liệu không bị mất. Các giao thức như GFP (Generic Framing Procedure) được sử dụng để đóng gói dữ liệu Ethernet vào khung E1. Việc giải mã dữ liệu E1 để khôi phục lại gói Ethernet cũng đòi hỏi các thuật toán phức tạp và phần cứng mạnh mẽ. Hình 2.7 và Hình 2.11 trong tài liệu gốc minh họa các sơ đồ thiết kế và lưu đồ thuật toán cho khối ghép kênh GFP, cho thấy sự phức tạp của quá trình này.

III. Phương Pháp Thiết Kế Bộ Chuyển Đổi Ethernet E1 Bằng FPGA

Việc thiết kế một bộ chuyển đổi Ethernet E1 trên FPGA đòi hỏi một quy trình thiết kế có hệ thống và tuân thủ các nguyên tắc kỹ thuật. Đầu tiên, cần xác định rõ các yêu cầu kỹ thuật của bộ chuyển đổi, bao gồm băng thông, độ trễ, và các giao thức hỗ trợ. Tiếp theo, cần lựa chọn FPGA phù hợp với các yêu cầu này, dựa trên các tiêu chí như số lượng logic cell, tốc độ, và khả năng tiêu thụ điện năng. Sau đó, cần thiết kế các khối chức năng chính của bộ chuyển đổi, bao gồm khối thu phát Ethernet, khối giao tiếp luồng E1, khối ghép kênh và giải mã, và khối điều khiển. Cuối cùng, cần kiểm thử và xác minh thiết kế bằng các công cụ mô phỏng và thử nghiệm thực tế.

3.1. Sử dụng ngôn ngữ mô tả phần cứng VHDL Verilog

VHDL (VHSIC Hardware Description Language) và Verilog là hai ngôn ngữ mô tả phần cứng phổ biến được sử dụng để thiết kế FPGA. Các kỹ sư sử dụng VHDL hoặc Verilog để mô tả các khối chức năng của bộ chuyển đổi ở mức trừu tượng cao, sau đó sử dụng các công cụ tổng hợp để chuyển đổi mã nguồn thành cấu hình phần cứng cho FPGA. Việc sử dụng các ngôn ngữ mô tả phần cứng giúp tăng tốc quá trình thiết kế và cho phép dễ dàng thay đổi và nâng cấp thiết kế. Theo tài liệu gốc, các khối chức năng trong bộ chuyển đổi Ethernet E1 được lập trình và mô phỏng bằng các công cụ thiết kế, cho thấy vai trò quan trọng của VHDL/Verilog trong quá trình thiết kế.

3.2. Tối ưu hóa hiệu năng và giảm độ trễ

Hiệu năng và độ trễ là hai yếu tố quan trọng trong thiết kế bộ chuyển đổi Ethernet E1. Để tối ưu hóa hiệu năng, các kỹ sư cần sử dụng các kỹ thuật như pipelining và parallelism để tăng tốc độ xử lý dữ liệu. Để giảm độ trễ, cần tối thiểu hóa số lượng logic cell mà tín hiệu phải đi qua và sử dụng các đường dẫn ngắn nhất trên FPGA. Việc tối ưu hóa hiệu năng và giảm độ trễ đòi hỏi sự hiểu biết sâu sắc về kiến trúc FPGA và các kỹ thuật thiết kế phần cứng. Các sơ đồ và kết quả mô phỏng trong tài liệu gốc cho thấy nỗ lực tối ưu hóa hiệu năng của bộ chuyển đổi.

IV. Mô phỏng và Kiểm Thử Bộ Chuyển Đổi Ethernet E1 trên FPGA

Sau khi thiết kế bộ chuyển đổi Ethernet E1 trên FPGA, cần tiến hành mô phỏng và kiểm thử để đảm bảo thiết kế hoạt động đúng như mong đợi. Mô phỏng được thực hiện bằng các công cụ phần mềm để kiểm tra chức năng của các khối chức năng và toàn bộ hệ thống. Kiểm thử thực tế được thực hiện trên mạch phần cứng để đánh giá hiệu năng và độ tin cậy của bộ chuyển đổi trong môi trường thực tế. Các kết quả mô phỏng và kiểm thử giúp xác định các lỗi thiết kế và tối ưu hóa hiệu năng của bộ chuyển đổi.

4.1. Sử dụng công cụ mô phỏng ModelSim Vivado Simulator

ModelSimVivado Simulator là hai công cụ mô phỏng phổ biến được sử dụng để kiểm tra thiết kế FPGA. Các kỹ sư sử dụng các công cụ này để mô phỏng các khối chức năng và toàn bộ hệ thống, bằng cách cung cấp các tín hiệu đầu vào và quan sát các tín hiệu đầu ra. Các công cụ mô phỏng cung cấp các tính năng như debug, trace, và waveform analysis để giúp các kỹ sư xác định các lỗi thiết kế và tối ưu hóa hiệu năng. Các kết quả mô phỏng trong tài liệu gốc được tạo ra bằng các công cụ này, cho thấy tầm quan trọng của chúng trong quá trình thiết kế.

4.2. Kết quả thử nghiệm trên mạch hoàn chỉnh

Việc thử nghiệm trên mạch hoàn chỉnh là bước cuối cùng trong quá trình kiểm thử bộ chuyển đổi Ethernet E1. Các kỹ sư sử dụng các thiết bị đo lường như máy phân tích logic và máy phát tín hiệu để kiểm tra hiệu năng và độ tin cậy của bộ chuyển đổi trong môi trường thực tế. Các kết quả thử nghiệm giúp xác định các vấn đề về phần cứng và phần mềm và tối ưu hóa thiết kế. Theo tài liệu gốc, các kết quả thử nghiệm trên mạch hoàn chỉnh được so sánh với kết quả mô phỏng để đánh giá tính chính xác của thiết kế.

V. Ứng Dụng Thực Tế Của Bộ Chuyển Đổi Ethernet E1 FPGA

Bộ chuyển đổi Ethernet E1 FPGA có rất nhiều ứng dụng thực tế trong các lĩnh vực viễn thông, mạng, và truyền dẫn dữ liệu. Chúng được sử dụng để kết nối các thiết bị Ethernet với mạng E1 hiện có, cho phép truyền tải dữ liệu IP qua hạ tầng E1. Điều này đặc biệt hữu ích trong các ứng dụng như truyền hình IP, VoIP, và truy cập internet băng thông rộng. Ngoài ra, bộ chuyển đổi cũng có thể được sử dụng để tạo ra các mạng riêng ảo (VPN) và các dịch vụ truyền dẫn dữ liệu khác.

5.1. Kết nối thiết bị Ethernet với hạ tầng E1

Ứng dụng chính của bộ chuyển đổi Ethernet E1 là kết nối các thiết bị Ethernet với hạ tầng E1 hiện có. Điều này cho phép các doanh nghiệp và tổ chức tận dụng tối đa cơ sở hạ tầng đã đầu tư và cung cấp các dịch vụ mới cho khách hàng. Ví dụ, một nhà cung cấp dịch vụ internet có thể sử dụng bộ chuyển đổi để cung cấp truy cập internet băng thông rộng cho các khu vực nông thôn, nơi mà hạ tầng E1 là phổ biến.

5.2. Truyền tải dữ liệu IP qua mạng E1

Một ứng dụng quan trọng khác của bộ chuyển đổi Ethernet E1 là truyền tải dữ liệu IP qua mạng E1. Điều này cho phép các doanh nghiệp và tổ chức xây dựng các mạng riêng ảo (VPN) và các dịch vụ truyền dẫn dữ liệu khác. Ví dụ, một công ty có nhiều chi nhánh có thể sử dụng bộ chuyển đổi để kết nối các chi nhánh với nhau qua mạng E1, tạo ra một mạng riêng an toàn và bảo mật.

VI. Kết Luận và Hướng Phát Triển Bộ Chuyển Đổi Ethernet E1

Luận văn đã trình bày quá trình nghiên cứu và thiết kế một bộ chuyển đổi Ethernet E1 trên công nghệ FPGA. Đã xác định các thách thức kỹ thuật, phương pháp thiết kế, và các ứng dụng thực tế của bộ chuyển đổi. Kết quả nghiên cứu cho thấy FPGA là một nền tảng phù hợp để thiết kế bộ chuyển đổi Ethernet E1, nhờ tính linh hoạt, hiệu năng cao, và khả năng tùy chỉnh. Tuy nhiên, vẫn còn nhiều hướng phát triển cho bộ chuyển đổi Ethernet E1 trong tương lai.

6.1. Tích hợp các tính năng nâng cao như QoS

Trong tương lai, bộ chuyển đổi Ethernet E1 có thể được tích hợp các tính năng nâng cao như QoS (Quality of Service) để đảm bảo chất lượng dịch vụ cho các ứng dụng thời gian thực như VoIP và truyền hình IP. Các tính năng QoS cho phép ưu tiên các gói dữ liệu quan trọng và giảm độ trễ, jitter, và mất gói. Việc tích hợp các tính năng QoS đòi hỏi các thuật toán phức tạp và phần cứng mạnh mẽ, nhưng có thể cải thiện đáng kể trải nghiệm người dùng.

6.2. Nghiên cứu các giao thức truyền dẫn mới

Trong tương lai, bộ chuyển đổi Ethernet E1 có thể được phát triển để hỗ trợ các giao thức truyền dẫn mới như 10 Gigabit Ethernet40 Gigabit Ethernet. Các giao thức này cung cấp băng thông cao hơn và cho phép truyền tải dữ liệu với tốc độ nhanh hơn. Việc hỗ trợ các giao thức truyền dẫn mới đòi hỏi các kỹ thuật thiết kế tiên tiến và phần cứng mạnh mẽ, nhưng có thể mở ra các ứng dụng mới cho bộ chuyển đổi Ethernet E1.

11/09/2025

Trích đoạn nội dung tài liệu

chương 1, xây dựng sơ đỗ khối chỉ tiết, lập trình và mô phỏng các khối chức năng trên FPGA, kỹ thuật xử lý số, lưu đồ thuật toán cũng như kết quả mô phóng trên các công cu thiết kể. Chương 3 Kết quả và đánh giá Trình bày cụ thể sơ đồ khối, sơ đồ nguyên lý, sơ đồ mạch in của thiết kế hoàn chính. So sánh kết quả mô phỏng và kết quả thực nghiệm của thiết bị. Đánh giá kết quả nghiÊn cửu, tính ứng dụng khả thi của để tài.

LOI CAM DOAN Tôi cam đoan đây là công trình nghiên cứu của riêng tôi. Các số liệu và kết quả nêu trong luận văn là trung thực và chưa từng được ai công bỏ trong bắt kỳ công trình nào khác. TÁC GIÁ LUẬN VAN Trần Dức Chính DANH MUC CAC HINH VE, DO THI Hình 1.1 Cầu trúc khung dữ liệu Ethernet.2 Câu trúc khung dữ u của luỗng BI.3 Cầu trúc đa khưng của luồng E1 Hình 1.4 Cáo bịt chức năng CRC của luỗng B1.5 Cầu trúc khung GIEP. se Hình L6 So sánh khung dữ liệu HDLC và GEE.7 Quá trình mapping dữ liệu từ khung GGPE vào khung E1 Hình 2.1 Sơ đồ khối thiết kế bô chuyển đối F1-Pthernet.2 Gián đỗ thời gian tín hiệu thu phát vật ly Ethernet Hình 2.3 Khôi khởi tạo điều kiện ban dầu.4 Giãn đồ thời gian tín biệu resct cho khối PHY ftheret.5 Khôi phần tích khung Hình 2.6 Kết quả mô phông thực hi TIình 2.7 Sơ đồ thiết ké khối ghép kênh GEP.8 Lam đồ thuật toán tạo tín hiệu điều khiển ghi RAM.9 Mô phỏng thực biện thuật toán tạo tín hiệu điều khiển ghi RAM.10 Cấu trúc dữ liệu khung GIP.11 Lưu đỗ thuật toán thực hiện ghép kênh GFP.12 Mô phỏng trực hiện thuật toán GEP.13 Thuật toán tạo tín hiệu điều khiển đọc RAM Hình 2.14 Mô phông các tín hiệ Hình 2.15 Sơ đỗ khối ghép kênh El_ frame.16 Mô phỏng thực hiện tạo xung định thời cho khối BI_rame Tĩnh 2.17 Mô phông thực hiện ghép kênh E1_frame.18 Mô phóng đữ liệu E1 chuyển thành chuối bít nổi tiếp tốc độ H1.19 Quả trình khôi phục dữ liệu và định thời.20 Tín hiệu dã được khôi phục không cỏ nhiễu.

DANH MUC BANG BIEU Bang 2.1 M6 ta giao dian khối InirModule.2 Tham số thời gian tín hiệu reset cho khổi PHY Ethernet. Mô tá giao diện Khôi nl_trame.21 Tín hiệu đổ được khôi phục có nhiễu.22 Đâu ra bộ lọc trung bình của tín hiệu không Tình 2.23 Đâu ra bộ lọc trung bình của tín hiệu có nhỉ Hình 2.24 Khôi phục định thời DPLL.25 Sơ đồ nguyên lý làm việc bộ tách sóng, pha.26 Mô phóng khối khôi phục định thời.27 Sơ đồ thiết kế khỏi E1_deframe .28 Thuật toán thực hiện đồng bỏ khung E1.29 Sơ đỏ thiết kế khỏi GEP.30 Mô phông thực hiện đồng bộ GEP_ Dcframe Hình 2.31 Mã phỏng tạo tín hiệu điều khién ghi RAM Tinh 2.32 Lat đồ thuật tuần điều khiển tín hiệu đọc Ram va ghép khung Fihernet Ilinh 2.33 M@ phéng tao tín hiệu đọc Ram và đông khung Ethernet Hình 2.34 Mô phẻng thực hiện chuyén đổi # bít thành nible 4 bit.35 Mô phóng đầu vào và đầu ra ca hé théng BI _Lthernet Hình 3.1 Sơ đồ khối bồ chuyển đôi Tthernet-EI.2 8ø đồ nguyên lý tổng quải Hình 3.3 8ø đô nguyên lý mạch giao tiếp luỗng E1.4 Sơ đồ nguyên lý mạch FPGA.5 Sơ đồ nguyên lý mạch thu phát Ethernet Hình 3.6 Sơ đồ nguyên lý mạch nguồn.7 Mạch in PCB.8 Mạch lắp ráp hoàn chỉnh.9 Mô hình thử nghiệm thực tế. LOI CAM DOAN Tôi cam đoan đây là công trình nghiên cứu của riêng tôi. Các số liệu và kết quả nêu trong luận văn là trung thực và chưa từng được ai công bỏ trong bắt kỳ công trình nào khác.

TÁC GIÁ LUẬN VAN Trần Dức Chính DANH MỤC CAC KY HIEU, CAC CHU VIET TAT STT Viétcit “Tiếng Anh “Tiếng ViệL 1 CAS |ChamnelAssociated Báo hiệu kênh riêng Signalling 2 CRC — [Cyclic Redundancy Check Kiém wa du vong 3. DCO [Digital Contro! Oscillator Bộ điểu khiển dao động số 4 DHCP [Dynamic Host Giao thức cầu hình động máy chủ Configuration Protocol 5 LoPDH |Fthernet over PDI! “Truyền ethernet trên nên hạ tầng, PDH 6 HDLC High-Level Data Link Điều khiển liên kết dữ liệu mức cao (Control 7 MÁC |Media Access Control Điều khiển truy nhập 8 MH Media Independent Chuẩn giao điện giao tiếp dữ liệu TP Interface mức vật lý 9 MLT-3 [Multi-Level Transmit3 Mã truyền dữ liệu đa mức (Một loại mã đường dầy) 10 NRZ — [Non Return to Zero Mã đường đây mà mức tín hiệu không quay tớ lai mic 0 11 NRZI |Non ReturntoZero Một loại mã đường đây (đảo của mã Inverted NRZ) 12 GEP |Gcneric Framine Proccdurc Thuật toán đóng khung chưng 13 PDH JPlesiochronous Digital Kỹ thuật phân cáp số cận đồng bộ [Hierarchy 14 SDII |Synchronens Digital Kỹ thuật phân cập số đẳng bộ Hicrarchy DANH MỤC CAC KY HIEU, CAC CHU VIET TAT STT Viétcit “Tiếng Anh “Tiếng ViệL 1 CAS |ChamnelAssociated Báo hiệu kênh riêng Signalling 2 CRC — [Cyclic Redundancy Check Kiém wa du vong 3. DCO [Digital Contro! Oscillator Bộ điểu khiển dao động số 4 DHCP [Dynamic Host Giao thức cầu hình động máy chủ Configuration Protocol 5 LoPDH |Fthernet over PDI! “Truyền ethernet trên nên hạ tầng, PDH 6 HDLC High-Level Data Link Điều khiển liên kết dữ liệu mức cao (Control 7 MÁC |Media Access Control Điều khiển truy nhập 8 MH Media Independent Chuẩn giao điện giao tiếp dữ liệu TP Interface mức vật lý 9 MLT-3 [Multi-Level Transmit3 Mã truyền dữ liệu đa mức (Một loại mã đường dầy) 10 NRZ — [Non Return to Zero Mã đường đây mà mức tín hiệu không quay tớ lai mic 0 11 NRZI |Non ReturntoZero Một loại mã đường đây (đảo của mã Inverted NRZ) 12 GEP |Gcneric Framine Proccdurc Thuật toán đóng khung chưng 13 PDH JPlesiochronous Digital Kỹ thuật phân cáp số cận đồng bộ [Hierarchy 14 SDII |Synchronens Digital Kỹ thuật phân cập số đẳng bộ Hicrarchy DANH MUC CAC HINH VE, DO THI Hình 1.1 Cầu trúc khung dữ liệu Ethernet.2 Câu trúc khung dữ u của luỗng BI.3 Cầu trúc đa khưng của luồng E1 Hình 1.4 Cáo bịt chức năng CRC của luỗng B1.5 Cầu trúc khung GIEP. se Hình L6 So sánh khung dữ liệu HDLC và GEE.7 Quá trình mapping dữ liệu từ khung GGPE vào khung E1 Hình 2.1 Sơ đồ khối thiết kế bô chuyển đối F1-Pthernet.2 Gián đỗ thời gian tín hiệu thu phát vật ly Ethernet Hình 2.3 Khôi khởi tạo điều kiện ban dầu.4 Giãn đồ thời gian tín biệu resct cho khối PHY ftheret.5 Khôi phần tích khung Hình 2.6 Kết quả mô phông thực hi TIình 2.7 Sơ đồ thiết ké khối ghép kênh GEP.8 Lam đồ thuật toán tạo tín hiệu điều khiển ghi RAM.9 Mô phỏng thực biện thuật toán tạo tín hiệu điều khiển ghi RAM.10 Cấu trúc dữ liệu khung GIP.11 Lưu đỗ thuật toán thực hiện ghép kênh GFP.12 Mô phỏng trực hiện thuật toán GEP.13 Thuật toán tạo tín hiệu điều khiển đọc RAM Hình 2.14 Mô phông các tín hiệ Hình 2.15 Sơ đỗ khối ghép kênh El_ frame.16 Mô phỏng thực hiện tạo xung định thời cho khối BI_rame Tĩnh 2.17 Mô phông thực hiện ghép kênh E1_frame.18 Mô phóng đữ liệu E1 chuyển thành chuối bít nổi tiếp tốc độ H1.19 Quả trình khôi phục dữ liệu và định thời.20 Tín hiệu dã được khôi phục không cỏ nhiễu.

DANH MUC BANG BIEU Bang 2.1 M6 ta giao dian khối InirModule.2 Tham số thời gian tín hiệu reset cho khổi PHY Ethernet. Mô tá giao diện Khôi nl_trame. DANH MUC CAC HINH VE, DO THI Hình 1.1 Cầu trúc khung dữ liệu Ethernet.2 Câu trúc khung dữ u của luỗng BI.3 Cầu trúc đa khưng của luồng E1 Hình 1.4 Cáo bịt chức năng CRC của luỗng B1.5 Cầu trúc khung GIEP. se Hình L6 So sánh khung dữ liệu HDLC và GEE.7 Quá trình mapping dữ liệu từ khung GGPE vào khung E1 Hình 2.1 Sơ đồ khối thiết kế bô chuyển đối F1-Pthernet.2 Gián đỗ thời gian tín hiệu thu phát vật ly Ethernet Hình 2.3 Khôi khởi tạo điều kiện ban dầu.4 Giãn đồ thời gian tín biệu resct cho khối PHY ftheret.5 Khôi phần tích khung Hình 2.6 Kết quả mô phông thực hi TIình 2.7 Sơ đồ thiết ké khối ghép kênh GEP.8 Lam đồ thuật toán tạo tín hiệu điều khiển ghi RAM.9 Mô phỏng thực biện thuật toán tạo tín hiệu điều khiển ghi RAM.10 Cấu trúc dữ liệu khung GIP.11 Lưu đỗ thuật toán thực hiện ghép kênh GFP.12 Mô phỏng trực hiện thuật toán GEP.13 Thuật toán tạo tín hiệu điều khiển đọc RAM Hình 2.14 Mô phông các tín hiệ Hình 2.15 Sơ đỗ khối ghép kênh El_ frame.16 Mô phỏng thực hiện tạo xung định thời cho khối BI_rame Tĩnh 2.17 Mô phông thực hiện ghép kênh E1_frame.18 Mô phóng đữ liệu E1 chuyển thành chuối bít nổi tiếp tốc độ H1.19 Quả trình khôi phục dữ liệu và định thời.20 Tín hiệu dã được khôi phục không cỏ nhiễu.

DANH MỤC CAC KY HIEU, CAC CHU VIET TAT STT Viétcit “Tiếng Anh “Tiếng ViệL 1 CAS |ChamnelAssociated Báo hiệu kênh riêng Signalling 2 CRC — [Cyclic Redundancy Check Kiém wa du vong 3. DCO [Digital Contro! Oscillator Bộ điểu khiển dao động số 4 DHCP [Dynamic Host Giao thức cầu hình động máy chủ Configuration Protocol 5 LoPDH |Fthernet over PDI! “Truyền ethernet trên nên hạ tầng, PDH 6 HDLC High-Level Data Link Điều khiển liên kết dữ liệu mức cao (Control 7 MÁC |Media Access Control Điều khiển truy nhập 8 MH Media Independent Chuẩn giao điện giao tiếp dữ liệu TP Interface mức vật lý 9 MLT-3 [Multi-Level Transmit3 Mã truyền dữ liệu đa mức (Một loại mã đường dầy) 10 NRZ — [Non Return to Zero Mã đường đây mà mức tín hiệu không quay tớ lai mic 0 11 NRZI |Non ReturntoZero Một loại mã đường đây (đảo của mã Inverted NRZ) 12 GEP |Gcneric Framine Proccdurc Thuật toán đóng khung chưng 13 PDH JPlesiochronous Digital Kỹ thuật phân cáp số cận đồng bộ [Hierarchy 14 SDII |Synchronens Digital Kỹ thuật phân cập số đẳng bộ Hicrarchy DANH MỤC CAC KY HIEU, CAC CHU VIET TAT STT Viétcit “Tiếng Anh “Tiếng ViệL 1 CAS |ChamnelAssociated Báo hiệu kênh riêng Signalling 2 CRC — [Cyclic Redundancy Check Kiém wa du vong 3. DCO [Digital Contro! Oscillator Bộ điểu khiển dao động số 4 DHCP [Dynamic Host Giao thức cầu hình động máy chủ Configuration Protocol 5 LoPDH |Fthernet over PDI! “Truyền ethernet trên nên hạ tầng, PDH 6 HDLC High-Level Data Link Điều khiển liên kết dữ liệu mức cao (Control 7 MÁC |Media Access Control Điều khiển truy nhập 8 MH Media Independent Chuẩn giao điện giao tiếp dữ liệu TP Interface mức vật lý 9 MLT-3 [Multi-Level Transmit3 Mã truyền dữ liệu đa mức (Một loại mã đường dầy) 10 NRZ — [Non Return to Zero Mã đường đây mà mức tín hiệu không quay tớ lai mic 0 11 NRZI |Non ReturntoZero Một loại mã đường đây (đảo của mã Inverted NRZ) 12 GEP |Gcneric Framine Proccdurc Thuật toán đóng khung chưng 13 PDH JPlesiochronous Digital Kỹ thuật phân cáp số cận đồng bộ [Hierarchy 14 SDII |Synchronens Digital Kỹ thuật phân cập số đẳng bộ Hicrarchy DANH MUC BANG BIEU Bang 2.

Nội dung được bảo vệ bản quyền — Tải xuống đầy đủ