Tổng quan nghiên cứu

Trong bối cảnh hiện đại hóa hạ tầng viễn thông và thông tin quân sự, nhu cầu chuyển đổi từ các vi mạch chuyên dụng cố định sang giải pháp phần cứng linh hoạt đang trở nên cấp thiết. Luồng truyền dẫn sơ cấp E1 với tốc độ chuẩn 2,048 Mbps chia thành 32 khe thời gian trong chu kỳ khung 125 µs vẫn là nền tảng cốt lõi cho mạng ghép kênh phân chia theo thời gian TDM và các giao tiếp trung kế tổng đài. Tuy nhiên, việc phụ thuộc vào các chip chuyên dụng ASIC truyền thống bộc lộ nhiều hạn chế về chi phí bảo trì, tính đóng kín công nghệ và nguy cơ gián đoạn nguồn cung linh kiện khi hệ thống cần nâng cấp.

Vấn đề nghiên cứu trọng tâm của luận văn là giải quyết bài toán mềm hóa phần cứng đóng khung và giải khung E1 bằng công nghệ vi mạch logic khả trình. Mục tiêu cụ thể là nghiên cứu kỹ thuật xử lý tín hiệu số, ứng dụng ngôn ngữ mô tả phần cứng VHDL để thiết kế thành công module đóng/giải khung E1 tích hợp báo hiệu kênh kết hợp CAS trên chip FPGA Xilinx Spartan-3E XC3S500E với hơn 500.000 cổng logic, đồng thời chế tạo hoàn chỉnh card mạch phần cứng trung kế E1 4 lớp ứng dụng trong thiết bị truyền dẫn thực tế.

Nghiên cứu được triển khai tại Học viện Công nghệ Bưu chính Viễn thông phối hợp cùng Trung tâm Kỹ thuật thông tin công nghệ cao thuộc Binh chủng Thông tin liên lạc trong giai đoạn 2019. Đề tài mang ý nghĩa thực tiễn sâu sắc khi giúp rút ngắn hơn 40% thời gian phát triển thiết bị viễn thông mới, giảm 60% chi phí thử nghiệm so với quy trình chế tạo ASIC và đảm bảo tính tương thích 100% với các tiêu chuẩn quốc tế của Liên minh Viễn thông Quốc tế ITU-T.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết ghép kênh phân chia theo thời gian TDM và nguyên lý điều chế mã xung PCM-30 theo khuyến nghị ITU-T G.704 và G.703. Cấu trúc khung E1 có chu kỳ 125 µs gồm 32 khe thời gian từ TS0 đến TS31, trong đó TS0 mang từ mã đồng bộ khung, TS16 truyền thông tin báo hiệu đa khung CAS với chu kỳ 16 khung từ F0 đến F15, còn lại 30 khe thời gian dành cho truyền dẫn thoại và dữ liệu với tốc độ mỗi kênh là 64 kbps.

Về công nghệ phần cứng, luận văn khai thác kiến trúc mảng cổng lập trình được dạng trường FPGA của họ Xilinx Spartan-3E trên tiến trình 90nm. Chip FPGA XC3S500E được trang bị 33.192 tế bào logic, bộ nhớ SelectRAM phân cấp lên tới 648 Kbits và 8 bộ quản lý xung nhịp kỹ thuật số DCM hoạt động trong dải tần từ 5 MHz đến trên 300 MHz. Các khái niệm chính bao gồm: đóng khung E1 (E1 Framing), mã đường dây HDB3 (High Density Bipolar 3), khối logic khả trình CLB, bảng tra cứu LUT 4 đầu vào và môi trường thiết kế tích hợp ISE.

Phương pháp nghiên cứu

Nguồn dữ liệu của đề tài bao gồm hệ thống tiêu chuẩn kỹ thuật số ITU-T, các tài liệu đặc tính kiến trúc linh kiện bán dẫn của Xilinx và kết quả đo đạc trực tiếp từ phần cứng. Cỡ mẫu kiểm thử thực nghiệm bao gồm toàn bộ 32 khe thời gian trên luồng E1 và 16 khung con trong cấu trúc đa khung báo hiệu CAS với 30 luồng kênh thoại độc lập. Phương pháp chọn mẫu là chọn mẫu có chủ đích trên toàn bộ dải kênh truyền để kiểm tra tính toàn vẹn tín hiệu, khả năng nhận diện từ mã đồng bộ và kiểm soát suy hao trong điều kiện vận hành liên tục.

Phương pháp phân tích dựa trên quy trình thiết kế vi mạch chuẩn từ trên xuống (Top-Down): thiết kế mô tả phần cứng mức thanh ghi RTL bằng VHDL, mô phỏng chức năng và kiểm tra định thời tĩnh bằng ModelSim, tổng hợp logic trên phần mềm Xilinx ISE 10.1 và đo kiểm thực tế trên máy đo luồng chuyên dụng VeEX UX400. Lý do lựa chọn chuỗi phương pháp này là nhằm đảm bảo tính đồng bộ tuyệt đối về mặt thời gian ở mức nano giây, phát hiện sớm các xung đột logic trước khi nạp bitstream vào chip và kiểm chứng độ tin cậy của luồng truyền dẫn thực tế. Toàn bộ quá trình nghiên cứu, chế tạo bo mạch và đo kiểm được hoàn thành trong vòng 11 tháng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thiết kế và thực thi trên phần cứng thực tế đã mang lại 4 kết quả nổi bật:

Thứ nhất, module E1_framer và E1_deframer được tổng hợp thành công trên chip FPGA XC3S500E với độ trễ xử lý khung đạt dưới 1,2 µs, tiêu tốn chưa đến 35% tổng số tài nguyên tế bào logic CLB của vi mạch, tạo điều kiện thuận lợi để tích hợp thêm các khối chức năng xử lý tín hiệu phụ trợ khác.

Thứ hai, hệ thống xử lý chính xác tuyệt đối 100% cấu trúc 16 khung của đa khung CAS, tự động phân phối 4 bit báo hiệu a, b, c, d vào nửa khe thời gian TS16 cho từng kênh thoại tương ứng mà không xảy ra bất kỳ hiện tượng lệch pha hay mất thông tin trạng thái thuê bao.

Thứ ba, card trung kế E1 4 lớp mạch in tích hợp IC giao diện luồng LXT384, vi điều khiển ATMEGA8515L, chip CPLD XC95144XL và biến áp phối hợp trở kháng TG29 đã vận hành ổn định ở tốc độ 2,048 Mbps với tỷ lệ lỗi bit BER đạt mức lý tưởng là 0 trong suốt 24 giờ đo kiểm liên tục.

Thứ tư, phương thức cấu hình FPGA thông qua ROM ngoài XCF04 theo chuẩn JTAG kết hợp bộ nạp DLC10 giúp rút ngắn 80% thời gian cập nhật cấu hình phần cứng tại hiện trường so với giải pháp thay thế vi mạch vật lý.

Thảo luận kết quả

Hiệu năng vượt trội của thiết kế bắt nguồn từ việc tận dụng tối đa các khối quản lý đồng hồ số DCM của FPGA để tổng hợp và lọc sạch tần số xung nhịp, loại bỏ hoàn toàn hiện tượng lệch xung nhịp (clock skew) và giảm thiểu nhiễu rung pha (jitter). Trong thiết kế truyền thống sử dụng chip ASIC, nhà sản xuất phải chịu chi phí cố định rất cao và không thể thay đổi thuật toán sau khi đóng gói. Ngược lại, giải pháp VHDL trên FPGA giúp tối ưu hóa đường truyền dữ liệu nội bộ với tốc độ xung nhịp xử lý đạt trên 100 MHz, tương thích hoàn hảo với tín hiệu chuẩn HDB3 sau khi qua biến áp cách ly.

Để trực quan hóa các phát hiện nghiên cứu, toàn bộ kết quả có thể được thể hiện chi tiết qua bảng thống kê sử dụng tài nguyên phần cứng (Resource Utilization Summary) của Xilinx ISE, sơ đồ định thời dạng sóng logic (Timing Waveforms) của ModelSim minh chứng quá trình ghép bit và đồ thị phân tích chất lượng luồng đo kiểm trên màn hình máy đo VeEX UX400 cho thấy sự ổn định tuyệt đối của mẫu xung đường dây theo chuẩn ITU-T G.703.

Đề xuất và khuyến nghị

Nhằm nâng cao hiệu quả ứng dụng và mở rộng phạm vi triển khai của module đóng khung E1 trong thực tế, 4 khuyến nghị chiến lược được đề xuất như sau:

Thứ nhất, nâng cấp nền tảng phần cứng từ họ Spartan-3E sang các dòng FPGA thế hệ mới như Artix-7 hoặc Zynq-7000 nhằm giảm thêm 35% điện năng tiêu thụ và nâng tần số xử lý logic lên mức trên 400 MHz trong lộ trình 12 tháng tới do Phòng Nghiên cứu Phần cứng Viễn thông chủ trì.

Thứ hai, tích hợp trực tiếp thuật toán mã hóa dữ liệu chuyên dụng chuẩn AES-256 vào luồng dữ liệu của các khe thời gian TS1-TS15 để tăng cường bảo mật cho mạng thông tin chỉ huy tác chiến trong vòng 6 tháng do Nhóm Kỹ sư An toàn Thông tin thực hiện.

Thứ ba, mở rộng cấu trúc thiết kế từ luồng đơn 1x E1 sang cụm đa luồng 4x E1 và 8x E1 trên cùng một bo mạch nhằm tăng dung lượng truyền dẫn lên mức 16,384 Mbps trong giai đoạn 2020-2022 do Trung tâm Kỹ thuật Thông tin Công nghệ cao phối hợp triển khai.

Thứ tư, chuẩn hóa quy trình đo kiểm tự động hóa thông qua phần mềm nhúng điều khiển máy đo VeEX UX400 nhằm cắt giảm 50% thời gian đánh giá xuất xưởng cho các lô card trung kế sản xuất hàng loạt trong quý 1 năm tiếp theo do Đơn vị Đảm bảo Chất lượng Kỹ thuật phụ trách.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả của luận văn mang lại giá trị thực tiễn cao cho 4 nhóm đối tượng chuyên môn:

Nhóm thứ nhất là kỹ sư thiết kế phần cứng viễn thông và vi mạch số: Luận văn cung cấp trọn vẹn quy trình thiết kế RTL bằng VHDL, kỹ thuật phân bổ chân I/O, quản lý trở kháng và phương pháp ghép nối giữa FPGA với IC giao tiếp luồng E1LIU.

Nhóm thứ hai là cán bộ kỹ thuật và chuyên gia quản trị mạng truyền dẫn: Tài liệu là cẩm nang hữu ích để nghiên cứu giải pháp thay thế, sửa chữa và nâng cấp các khối trung kế luồng PCM-30 trong các tổng đài quân sự và mạng viễn thông dân dụng.

Nhóm thứ ba là giảng viên, học viên cao học và sinh viên ngành Điện tử - Viễn thông: Luận văn đóng vai trò là tài liệu tham khảo chuẩn mực về ghép kênh số TDM, thiết kế mạch in nhiều lớp tốc độ cao trên phần mềm Altium Designer và phương pháp kiểm thử trên thiết bị đo chuyên dụng.

Nhóm thứ tư là các doanh nghiệp nghiên cứu và sản xuất thiết bị điện tử trong nước: Tài liệu cung cấp cơ sở kỹ thuật và mô hình phân tích chi phí để ứng dụng xu hướng mềm hóa phần cứng, rút ngắn chu kỳ nghiên cứu và phát triển sản phẩm thương mại.

Câu hỏi thường gặp

Ưu điểm nổi bật nhất của việc sử dụng FPGA so với ASIC trong đóng khung E1 là gì? FPGA Spartan-3E XC3S500E cung cấp khả năng tái cấu trúc logic trực tiếp tại hiện trường thông qua phần mềm mà không cần thay đổi phần cứng vật lý. Giải pháp này giúp cắt giảm 40% thời gian nghiên cứu, loại bỏ chi phí làm khuôn đúc ASIC đắt đỏ và tạo sự chủ động hoàn toàn về mặt công nghệ cho các đơn vị tự chủ sản xuất thiết bị viễn thông.

Cấu trúc khung E1 chuẩn ITU-T G.704 được phân bổ cụ thể như thế nào? Một khung E1 có độ dài 125 µs bao gồm 32 khe thời gian với tốc độ truyền dẫn 2,048 Mbps. Trong đó, TS0 dành riêng cho đồng bộ khung và cảnh báo, TS16 truyền báo hiệu kênh kết hợp CAS thông qua cấu trúc đa khung gồm 16 khung F0-F15, còn lại 30 khe thời gian từ TS1-TS15 và TS17-TS31 truyền dữ liệu thoại số 64 kbps.

Khối giao diện đường dây E1LIU LXT384 và biến áp TG29 giữ vai trò gì trên bo mạch? IC LXT384 có nhiệm vụ chuyển đổi chuỗi bit nhị phân từ FPGA thành tín hiệu mã đường dây HDB3 ở hướng phát và giải mã ngược lại ở hướng thu, đồng thời hỗ trợ triệt tiêu rung pha tín hiệu. Biến áp TG29 thực hiện phối hợp trở kháng chuẩn 120 Ohm và cách ly điện từ trường giữa bo mạch với đường cáp truyền dẫn.

Quy trình nạp cấu hình và duy trì hoạt động cho FPGA diễn ra như thế nào? File thiết kế sau khi tổng hợp được xuất dưới dạng bitstream .bit để kiểm tra tạm thời trên SRAM của FPGA. Để lưu trữ vĩnh viễn không mất dữ liệu khi ngắt nguồn, file được chuyển đổi sang định dạng .mcs và nạp vào bộ nhớ Flash ROM ngoài XCF04 thông qua cổng JTAG bằng bộ nạp DLC10 của Xilinx.

Làm thế nào để hệ thống duy trì đồng bộ khung và chống hiện tượng đồng bộ giả? Hệ thống sử dụng bộ giám sát đồng bộ khung liên tục theo dõi chuỗi từ mã cố định trong khe TS0. Khi phát hiện sai lệch liên tiếp, cơ chế trượt khung tự động kích hoạt để gióng lại vị trí; đồng thời cấu trúc đa khung CAS nghiêm cấm sử dụng tổ hợp mã 0000 trong báo hiệu, triệt tiêu nguy cơ đồng bộ giả và duy trì tỷ lệ lỗi bit ở mức bằng 0.

Kết luận

Công trình nghiên cứu đã hoàn thành toàn diện các mục tiêu đề ra với 5 đóng góp học thuật và thực tiễn cốt lõi:

  • Hệ thống hóa sâu sắc lý thuyết ghép kênh số TDM, nguyên lý PCM-30 và tiêu chuẩn đóng khung E1 theo chuẩn ITU-T G.704.
  • Xây dựng thành công mã nguồn VHDL cho module đóng/giải khung E1 và xử lý báo hiệu CAS với mức tiêu thụ tài nguyên dưới 35% trên FPGA Spartan-3E XC3S500E.
  • Thiết kế và chế tạo hoàn chỉnh card mạch trung kế E1 4 lớp chuẩn công nghiệp, tích hợp hoàn hảo vi điều khiển ATMEGA8515L, CPLD XC95144XL và IC LXT384.
  • Xác thực độ tin cậy phần cứng qua thực nghiệm đo kiểm với máy VeEX UX400, đạt tỷ lệ lỗi bit BER bằng 0 trong 24 giờ hoạt động liên tục.
  • Đặt nền móng vững chắc cho xu hướng mềm hóa phần cứng viễn thông, nâng cao tính tự chủ công nghệ trong sản xuất thiết bị thông tin liên lạc.

Đóng góp lớn nhất của luận văn là đã chứng minh tính khả thi và hiệu quả kinh tế - kỹ thuật của giải pháp thay thế chip ASIC bằng FPGA trong thiết bị truyền dẫn số. Trong giai đoạn 6-12 tháng tới, hướng phát triển tiếp theo sẽ tập trung vào việc đa kênh hóa lên chuẩn E2/E3 và tích hợp mã hóa an toàn thông tin. Các kỹ sư và đơn vị nghiên cứu nên chủ động ứng dụng kiến trúc này để tối ưu hóa chi phí R&D và nâng cao năng lực làm chủ thiết bị viễn thông thế hệ mới.