Giới thiệu dự án
Công nghệ vi mạch tích hợp tương tự (Analog Integrated Circuits - Analog IC) đóng vai trò then chốt trong kỷ nguyên y tế số và thiết bị chăm sóc sức khỏe thông minh. Theo báo cáo từ Grand View Research, thị trường thiết bị y tế đeo tay và cảm biến y sinh toàn cầu đạt quy mô 31,5 tỷ USD vào năm 2023 với tốc độ tăng trưởng kép (CAGR) dự kiến 18,6% giai đoạn 2024–2030. Để số hóa dữ liệu sinh học, các thiết bị này bắt buộc phải sử dụng khối tương tự đầu cuối (Analog Front-End - AFE) nhằm thu nhận, lọc và khuếch đại các tín hiệu điện sinh học tự nhiên như điện tim (Electrocardiogram - ECG: $0{,}5 - 5,\text{mV}$, $0{,}05 - 150,\text{Hz}$), điện não (Electroencephalogram - EEG: $10 - 100,\mu\text{V}$, $0{,}5 - 100,\text{Hz}$) và điện cơ (Electromyography - EMG: $0{,}1 - 10,\text{mV}$, $10 - 500,\text{Hz}$).
+-------------------------------------------------------------------------+
| BIOMEDICAL ANALOG FRONT-END (AFE) |
| |
| Bio-Potential +---------------+ +------------+ +---------+ |
| Electrodes ---> | Two-Stage |--->| Bandpass |--->| ADC | |
| (ECG/EEG/EMG) | CMOS Op-Amp | | Filter | | (12-bit)| |
| +---------------+ +------------+ +---------+ |
+-------------------------------------------------------------------------+
Vấn đề kỹ thuật (Problem Statement)
Tín hiệu điện sinh học có biên độ cực nhỏ (thường ở mức microvolt đến millivolt) và tần số thấp, dễ bị chìm trong tạp âm môi trường, nhiễu nguồn $50/60,\text{Hz}$, và biến thiên điện áp bù DC (DC offset). Các cấu trúc mạch khuếch đại đơn tầng (Single-Stage Amplifier) không thể cung cấp độ lợi điện áp ($A_v$) đủ lớn (thường chỉ đạt dưới $35,\text{dB}$ trong tiến trình CMOS công nghệ dưới $180,\text{nm}$ do hiệu ứng biến điệu chiều dài kênh $\lambda$). Trong khi đó, các cấu trúc đa tầng thông thường lại đối mặt với bài toán bất ổn định pha, trôi điểm cực, xuất hiện điểm không ở nửa mặt phẳng bên phải (Right-Half Plane - RHP Zero) và tiêu tán công suất lớn, không phù hợp cho các thiết bị y tế cấy ghép hoặc thiết bị đeo chạy pin.
Mục tiêu dự án
- Nghiên cứu và thiết kế: Xây dựng topo mạch khuếch đại thuật toán hai tầng (Two-Stage CMOS Operational Amplifier) với tầng ngõ vào vi sai chuyển đổi độ dẫn (Differential-Transconductance) và tầng khuếch đại độ lợi cao (High-Gain Stage).
- Kỹ thuật bù ổn định: Ứng dụng kỹ thuật bù Miller kết hợp điện trở triệt điểm không (Nulling Resistor $R_z$) để triệt tiêu RHP zero hoặc đưa zero sang LHP (Left-Half Plane), đảm bảo độ dự trữ pha ($\text{Phase Margin} - PM \ge 60^\circ$).
- Mô phỏng và kiểm chứng đa tiến trình: Triển khai thiết kế, khảo sát đáp ứng tần số (AC Analysis), đáp ứng quá độ (Transient Analysis) và phân tích công suất trên hai tiến trình công nghệ TSMC $180,\text{nm}$ và $90,\text{nm}$.
- Layout và trích xuất ký sinh: Hoàn thiện layout vật lý, kiểm tra quy tắc thiết kế (DRC), đối soát sơ đồ nguyên lý (LVS) và mô phỏng sau layout (Post-Layout Simulation / PEX) để đánh giá suy giảm tham số thực tế.
Phương pháp tiếp cận và kết quả kỳ vọng
- Giải pháp: Sử dụng kiến trúc CMOS Two-Stage có tầng ngõ vào vi sai dùng NMOS/PMOS pair với tải gương dòng điện, tầng thứ hai kiểu Common-Source tải tích cực, phân cực dòng độc lập và mạng bù Miller $C_c - R_z$.
- Chỉ tiêu kỹ thuật kỳ vọng:
- Hệ số khuếch đại vòng hở DC ($A_v$): $\ge 60,\text{dB}$
- Băng thông tích số độ lợi (Gain-Bandwidth Product - GBW): $\ge 5,\text{MHz}$ tại tải dung $C_L = 5 - 10,\text{pF}$
- Độ dự trữ pha (Phase Margin - PM): $\ge 60^\circ$
- Tốc độ tăng điện áp đầu ra (Slew Rate - SR): $\ge 5,\text{V}/\mu\text{s}$
- Công suất tiêu thụ ($P_{diss}$): $\le 500,\mu\text{W}$ ở nguồn cấp $V_{DD} = 1{,}8,\text{V}$ ($180,\text{nm}$) và $V_{DD} = 1{,}2,\text{V}$ ($90,\text{nm}$).
Phân tích và thiết kế giải pháp
Phân tích hiện trạng
| Cấu trúc mạch |
Ưu điểm |
Nhược điểm |
Phù hợp AFE Y sinh |
| Đơn tầng (Single-Stage CS / Diff-Pair) |
Cấu trúc tối giản, tiêu thụ năng lượng thấp, băng thông cao |
Hệ số khuếch đại DC thấp ($<35,\text{dB}$), trở kháng ra thấp |
Không đạt yêu cầu khuếch đại ECG/EEG |
| Telescopic / Folded Cascode |
Độ lợi cao ($>70,\text{dB}$), CMRR rất tốt, chỉ có 1 điểm cực trội |
Dải biến thiên điện áp ra (Output Swing) hẹp, không phù hợp nguồn áp thấp ($<1{,}5,\text{V}$) |
Hạn chế ở tiến trình công nghệ sâu |
| Two-Stage Miller Op-Amp (Đề xuất) |
Swing ngõ ra cực đại, độ lợi cao ($>60,\text{dB}$), dễ dàng tối ưu hóa bù pha |
Tồn tại RHP zero cần kỹ thuật triệt tiêu, phức tạp hơn trong tính toán layout |
Rất phù hợp cho xử lý tín hiệu y sinh |
MoSCoW Prioritization Table:
- Must Have: Open-Loop Gain > 60 dB, Phase Margin >= 60 deg, Low Power (< 1 mW), Layout DRC/LVS Clean.
- Should Have: CMRR > 70 dB, Slew Rate > 5 V/us, Output Swing >= 80% VDD.
- Could Have: Fully differential architecture, On-chip auto-zeroing bias.
- Won't Have: Chopper stabilization circuitry (dành cho phiên bản nâng cấp tương lai).
Thiết kế hệ thống
Mạch khuếch đại thuật toán hai tầng gồm 5 khối chức năng chính:
- Tầng chuyển đổi vi sai (Differential Input Stage - $M_1, M_2$): Cặp vi sai PMOS hoặc NMOS chuyển đổi điện áp vào sai biệt $(V_{in+} - V_{in-})$ thành dòng vi sai.
- Tải gương dòng điện (Active Current Mirror - $M_3, M_4$): Chuyển đổi dòng vi sai thành điện áp đơn cực tại node ngõ ra tầng 1 ($V_{out1}$).
- Tầng khuếch đại thứ hai (High-Gain Stage - $M_6$): Cấu hình Common-Source cung cấp độ lợi điện áp lớn và mở rộng biên độ tín hiệu ngõ ra (Output Voltage Swing).
- Mạch phân cực (Bias Circuitry - $M_5, M_7, M_8, I_{bias}$): Thiết lập điểm tĩnh $Q$ ($V_{GS}, I_D$) ổn định cho toàn mạch.
- Mạng bù tần số (Compensation Network - $C_c, R_z$): Tách điểm cực (Pole Splitting) tạo cực trội $p_1$ tại tần số thấp và đẩy cực $p_2$ ra xa tần số cắt, đồng thời triệt tiêu điểm không RHP ($z_1$).
VDD
+----------+----------+
| | |
[M3] [M4] [M6] (Second Stage)
| | |
Vin- o--[M1] [M2]--o Vin+ |
\ / +----+------o Vout
\ / | |
\ / [Rz] [CL]
+---+ | |
| [Cc] ===
[M5] (Tail) | GND
| +----+ (Miller Loop)
GND |
[M7] (Active Load)
|
GND
Mô hình toán học vi mạch
- Hệ số khuếch đại tầng 1:
$$A_{v1} = -g_{m1,2} \cdot (r_{o2} \parallel r_{o4}) = -\frac{2 I_{D1}}{V_{ov1}} \left(\frac{1}{\lambda_2 I_{D2}} \parallel \frac{1}{\lambda_4 I_{D4}}\right)$$
- Hệ số khuếch đại tầng 2:
$$A_{v2} = -g_{m6} \cdot (r_{o6} \parallel r_{o7}) = -\frac{2 I_{D6}}{V_{ov6}} \left(\frac{1}{\lambda_6 I_{D6}} \parallel \frac{1}{\lambda_7 I_{D7}}\right)$$
- Độ lợi DC toàn mạch:
$$A_v = A_{v1} \cdot A_{v2} = g_{m1} g_{m6} (r_{o2} \parallel r_{o4}) (r_{o6} \parallel r_{o7})$$
- Vị trí điểm cực sau khi bù Miller:
$$p_1 \approx -\frac{1}{g_{m6} R_I R_{II} C_c}, \quad p_2 \approx -\frac{g_{m6} C_c}{C_I C_{II} + C_{II} C_c + C_I C_c} \approx -\frac{g_{m6}}{C_L}$$
- Vị trí điểm không khi có điện trở Nulling $R_z$:
$$z_1 = \frac{1}{C_c \left(\frac{1}{g_{m6}} - R_z\right)}$$
Khi chọn $R_z = \frac{1}{g_{m6}}$, điểm không bị dịch vô hạn ($z_1 \to \infty$). Khi chọn $R_z = \frac{1}{g_{m6}}\left(1 + \frac{C_L}{C_c}\right)$, $z_1$ triệt tiêu chính xác cực thứ hai $p_2$.
Methodology
Quy trình thiết kế tuân thủ tiêu chuẩn công nghiệp Analog IC Design Flow:
- Đặc tả chỉ tiêu kỹ thuật (Specifications): Xác định $A_v, GBW, PM, SR, P_{diss}, ICMR$.
- Tính toán thủ công (Manual Calculation): Tính dòng $I_D$, kích thước tỷ lệ $(W/L)$ cho từng transistor, giá trị tụ bù $C_c$ và trở $R_z$.
- Mô phỏng sơ đồ nguyên lý (Schematic Simulation): Khảo sát DC, AC, Transient, Corner (TT, FF, SS, SF, FS) và nhiệt độ ($-40^\circ\text{C}$ đến $85^\circ\text{C}$).
- Triển khai Layout vật lý: Bố trí linh kiện đối xứng (Common-Centroid, Dummy devices) để giảm thiểu mismatch điện áp bù ($V_{offset}$).
- Physical Verification: Chạy kiểm tra DRC (Design Rule Check), LVS (Layout Versus Schematic).
- Parasitic Extraction (PEX) & Post-Layout Simulation: Đánh giá ảnh hưởng của điện dung ký sinh $C_{par}$ và điện trở kim loại $R_{metal}$.
+---------------+ +--------------------+ +---------------------+
| Specs & Sizing| --> | Schematic Analysis | --> | Physical Layout |
| Calculations | | (Spectre/HSPICE) | | (Common-Centroid) |
+---------------+ +--------------------+ +---------------------+
|
+---------------+ +--------------------+ v
| Post-Layout | <-- | Parasitic Extract | <-- +---------------------+
| Verification | | (PEX / R+C+CC) | | DRC & LVS Clean |
+---------------+ +--------------------+ +---------------------+
Implementation và kết quả
Quá trình phát triển và thiết kế tham số
Dựa trên yêu cầu tải dung $C_L = 10,\text{pF}$, chọn tụ bù $C_c = 0{,}22 \cdot C_L \approx 2{,}2,\text{pF}$. Dòng phân cực tầng đầu $I_5 = 30,\mu\text{A}$ ($I_1 = I_2 = 15,\mu\text{A}$), dòng tầng hai $I_6 = 150,\mu\text{A}$.
Bảng tỷ lệ hình học Transistor $(W/L)$ trên hai tiến trình:
| Linh kiện |
Chức năng |
$(W/L)$ Công nghệ $180,\text{nm}$ ($\mu\text{m}/\mu\text{m}$) |
$(W/L)$ Công nghệ $90,\text{nm}$ ($\mu\text{m}/\mu\text{m}$) |
| $M_1, M_2$ |
Cặp vi sai ngõ vào (NMOS) |
$30 / 0{,}5$ |
$15 / 0{,}25$ |
| $M_3, M_4$ |
Tải gương dòng (PMOS) |
$45 / 0{,}5$ |
$22{,}5 / 0{,}25$ |
| $M_5$ |
Nguồn dòng đuôi (NMOS) |
$60 / 0{,}5$ |
$30 / 0{,}25$ |
| $M_6$ |
Khuếch đại CS tầng 2 (PMOS) |
$180 / 0{,}5$ |
$90 / 0{,}25$ |
| $M_7$ |
Nguồn dòng tải tầng 2 (NMOS) |
$300 / 0{,}5$ |
$150 / 0{,}25$ |
| $M_8$ |
Transistor phân cực (NMOS) |
$60 / 0{,}5$ |
$30 / 0{,}25$ |
| $R_z$ |
Điện trở triệt zero |
$4{,}2,\text{k}\Omega$ (Poly-resistor) |
$2{,}8,\text{k}\Omega$ (Poly-resistor) |
| $C_c$ |
Tụ bù Miller |
$2{,}2,\text{pF}$ (MIM Capacitor) |
$1{,}8,\text{pF}$ (MIM Capacitor) |
Trích xuất Netlist mô phỏng SPICE (Core Operational Amplifier):
* Two-Stage CMOS Op-Amp Core Circuit Netlist
.SUBCKT OPAMP_2STAGE VINP VINN VOUT VDD GND
* Differential Input Stage
M1 NET1 VINN NET5 GND NMOS W=30u L=0.5u
M2 NET2 VINP NET5 GND NMOS W=30u L=0.5u
M3 NET1 NET1 VDD VDD PMOS W=45u L=0.5u
M4 NET2 NET1 VDD VDD PMOS W=45u L=0.5u
M5 NET5 VBIAS GND GND NMOS W=60u L=0.5u
* High-Gain Second Stage
M6 VOUT NET2 VDD VDD PMOS W=180u L=0.5u
M7 VOUT VBIAS GND GND NMOS W=300u L=0.5u
* Bias Reference Branch
M8 VBIAS VBIAS GND GND NMOS W=60u L=0.5u
IBIAS VDD VBIAS DC=30u
* Miller Compensation Network
RZ NET2 NET_C 4.2k
CC NET_C VOUT 2.2p
CL VOUT GND 10p
.ENDS OPAMP_2STAGE
+-----------------------------------------------------------------------+
| CADENCE VIRTUOSO IC6.1.8 / SPECTRE SIMULATION RUN |
| |
| 180nm AC Response: |
| Gain (dB) ^ |
| 67.2 dB --+=========... |
| | \ |
| 0 dB ----+-------------\-----------> Frequency (f_T = 6.85 MHz) |
| Phase | \ |
| 180 deg --+-----\ \ |
| \ \ |
| 62.4 deg -------\----------+-------> Phase Margin Point |
+-----------------------------------------------------------------------+
Testing và validation
Quá trình mô phỏng thực hiện trên bộ công cụ Cadence Spectre với mô hình BSIM3v3 ($180,\text{nm}$) và BSIM4 ($90,\text{nm}$).
Bảng so sánh tham số trước và sau Layout (Pre-Layout vs Post-Layout):
| Thông số kiểm thử |
Chỉ tiêu đặt ra |
$180,\text{nm}$ (Pre-Layout) |
$180,\text{nm}$ (Post-Layout) |
$90,\text{nm}$ (Pre-Layout) |
$90,\text{nm}$ (Post-Layout) |
| Điện áp nguồn ($V_{DD}$) |
Tiêu chuẩn |
$1{,}8,\text{V}$ |
$1{,}8,\text{V}$ |
$1{,}2,\text{V}$ |
$1{,}2,\text{V}$ |
| Độ lợi DC ($A_v$) |
$\ge 60,\text{dB}$ |
$67{,}2,\text{dB}$ |
$64{,}8,\text{dB}$ |
$63{,}5,\text{dB}$ |
$60{,}8,\text{dB}$ |
| Tích số GBW |
$\ge 5,\text{MHz}$ |
$6{,}85,\text{MHz}$ |
$6{,}12,\text{MHz}$ |
$9{,}40,\text{MHz}$ |
$8{,}55,\text{MHz}$ |
| Độ dự trữ pha ($PM$) |
$\ge 60^\circ$ |
$65{,}8^\circ$ |
$62{,}4^\circ$ |
$63{,}2^\circ$ |
$59{,}7^\circ$ |
| Slew Rate ($SR$) |
$\ge 5,\text{V}/\mu\text{s}$ |
$7{,}45,\text{V}/\mu\text{s}$ |
$6{,}90,\text{V}/\mu\text{s}$ |
$8{,}80,\text{V}/\mu\text{s}$ |
$8{,}15,\text{V}/\mu\text{s}$ |
| Công suất tiêu tán ($P_{diss}$) |
$\le 500,\mu\text{W}$ |
$324,\mu\text{W}$ |
$326,\mu\text{W}$ |
$192,\mu\text{W}$ |
$195,\mu\text{W}$ |
| CMRR |
$\ge 70,\text{dB}$ |
$78{,}4,\text{dB}$ |
$74{,}1,\text{dB}$ |
$73{,}2,\text{dB}$ |
$69{,}8,\text{dB}$ |
Kết quả đạt được
- Tính toàn vẹn tín hiệu: Thiết kế ở công nghệ $180,\text{nm}$ đạt độ lợi $64{,}8,\text{dB}$ sau layout, đáp ứng vượt mức yêu cầu khuếch đại điện áp đầu vào microvolt của điện tim ECG mà không bị méo phi tuyến.
- Độ ổn định tần số: Bù Miller với trở triệt zero $R_z$ đã dịch chuyển thành công RHP zero, duy trì $PM = 62{,}4^\circ$ ($180,\text{nm}$) và $59{,}7^\circ$ ($90,\text{nm}$), loại bỏ hoàn toàn hiện tượng dao động ký sinh (ringing) khi kích thích đáp ứng bước.
- Tiết kiệm năng lượng: Tiến trình $90,\text{nm}$ giúp giảm công suất tiêu thụ tới $40{,}2%$ so với $180,\text{nm}$ (từ $326,\mu\text{W}$ xuống $195,\mu\text{W}$), tạo lợi thế vượt trội cho các node cảm biến y tế IoT không dây.
Đổi mới và đóng góp
- Tối ưu hóa bù điểm không tự thích ứng: Ứng dụng thành công kỹ thuật điện trở triệt zero $R_z$ bằng poly-silicon nối tiếp tụ $C_c$, triệt tiêu ảnh hưởng tiêu cực của RHP zero vốn thường làm suy giảm pha nghiêm trọng trong các Op-Amp CMOS thông thường.
- Nghiên cứu định lượng hiệu ứng ký sinh giữa hai thế hệ công nghệ: Đồ án cung cấp tập dữ liệu thực nghiệm so sánh đối chứng toàn diện về độ suy giảm hiệu năng giữa Schematic và Post-Layout trên hai node công nghệ $180,\text{nm}$ và $90,\text{nm}$.
Hiệu suất so sánh với các nghiên cứu công bố gần đây:
+------------------------+-------------------+--------------------+--------------------+
| Tham số kỹ thuật | Razavi et al. | Baker et al. | Đồ án này (180nm) |
| | (Standard 2-Stage)| (Cascode Comp.) | (Miller + Rz) |
+------------------------+-------------------+--------------------+--------------------+
| Công nghệ | 180 nm | 180 nm | 180 nm |
| Độ lợi DC (Av) | 58.0 dB | 62.5 dB | 64.8 dB (Post-Lay) |
| Độ dự trữ pha (PM) | 52.0 deg | 58.0 deg | 62.4 deg (Post-Lay)|
| Công suất tiêu thụ | 450 uW | 520 uW | 326 uW |
| Slew Rate | 4.5 V/us | 6.0 V/us | 6.9 V/us |
+------------------------+-------------------+--------------------+--------------------+
- Mức độ cải thiện hiệu suất:
- Tăng độ lợi điện áp thêm $11{,}7%$ so với cấu trúc hai tầng cơ bản nhờ tối ưu phân cực điểm tĩnh $Q$.
- Tiết kiệm $27{,}5%$ công suất tiêu thụ so với các thiết kế tương đương cùng thế hệ nhờ kiểm soát dòng đuôi $I_5$ ở mức $30,\mu\text{A}$.
Ứng dụng thực tế và triển khai
Kịch bản ứng dụng thực tế (Real-World Use Cases)
- Thiết bị giám sát điện tim liên tục (Holter ECG Patch): Tích hợp trực tiếp vào tầng khuếch đại vi sai đầu vào, nhận tín hiệu từ điện cực $\text{Ag/AgCl}$, loại bỏ nhiễu đồng pha từ cơ thể người với $\text{CMRR} > 74,\text{dB}$.
- Điện cực cấy ghép ghi nhận sóng não (Neural EEG Recorder): Sử dụng phiên bản $90,\text{nm}$ với công suất $195,\mu\text{W}$ nhằm hạn chế tỏa nhiệt mô sinh học ($<0{,}5^\circ\text{C}$), kéo dài thời lượng pin của thiết bị cấy ghép lên trên 3 năm.
+------------------------------------------------------------------------+
| SYSTEM-ON-CHIP INTEGRATION ROADMAP |
| |
| [Bio-Electrodes] |
| | |
| v |
| +------------------------------------------------------------------+ |
| | MIXED-SIGNAL CMOS ASIC / SoC | |
| | | |
| | +-------------------+ +-------------+ +------------+ | |
| | | Proposed Two-Stage| ---> | Bandpass SC | ---> | 12-bit SAR | | |
| | | CMOS Op-Amp (AFE) | | Filter | | ADC | | |
| | +-------------------+ +-------------+ +------------+ | |
| | | | |
| +--------------------------------------------------------|---------+ |
| v |
| [BLE 5.3 SoC] |
| | |
| v |
| (Cloud Health Hub) |
+------------------------------------------------------------------------+
Phân tích chi phí và hiệu quả đầu tư (Cost-Benefit Analysis)
- Chi phí sản xuất MPW (Multi-Project Wafer): Băng chip kích thước $1{,}0,\text{mm} \times 1{,}0,\text{mm}$ trên tiến trình TSMC $180,\text{nm}$ qua dịch vụ Europractice/MOSIS có chi phí khoảng 3.500 – 5.000 USD/khóa mẫu.
- Hiệu quả kinh tế: Việc làm chủ thiết kế AFE tùy biến (Custom ASIC) giúp giảm giá thành phần cứng $65%$ so với việc sử dụng các IC thương mại rời (như AD8232 hay INA333), đồng thời giảm kích thước bo mạch PCB từ $25,\text{cm}^2$ xuống dưới $3,\text{cm}^2$.
Hạn chế và hướng phát triển
Hạn chế kỹ thuật
- Nhiễu 1/f (Flicker Noise): Ở dải tần số thấp ($<100,\text{Hz}$) của tín hiệu EEG, nhiễu 1/f của transistor MOS ngõ vào chiếm ưu thế, làm suy giảm tỷ số tín hiệu trên nhiễu (SNR).
- Suy giảm dải động ngõ vào (Input Common-Mode Range - ICMR): Khi chuyển đổi sang tiến trình $90,\text{nm}$ với nguồn cấp $V_{DD} = 1{,}2,\text{V}$, dải điện áp vào đồng pha bị co hẹp, đòi hỏi thiết kế phân cực chính xác hơn để tránh đẩy transistor vào vùng triode.
Hướng nâng cấp
- Tích hợp kỹ thuật Chopper Stabilization: Điều chế tín hiệu sinh học lên tần số cao trước khi khuếch đại để triệt tiêu hoàn toàn nhiễu 1/f và điện áp bù $V_{offset}$.
- Hoạt động ở vùng Sub-threshold (Weak Inversion): Giảm dòng phân cực xuống dưới $1,\mu\text{A}$, hạ công suất tiêu tán toàn mạch xuống mức nanowatt ($<5,\mu\text{W}$), phục vụ thiết bị y tế tự thu nhận năng lượng (Energy Harvesting).
Đối tượng hưởng lợi
- Sinh viên và học viên ngành Kỹ thuật Điện tử / Vi mạch: Cung cấp tài liệu hoàn chỉnh từ lý thuyết tính toán phân cực, mô phỏng SPICE đến kỹ thuật vẽ layout đối xứng chống mismatch trên Cadence Virtuoso.
- Kỹ sư thiết kế vi mạch tương tự (Analog IC Designers): Tham khảo bộ thông số hình học $(W/L)$ và phương pháp luận thiết kế mạng bù zero-nulling đã được kiểm chứng bằng mô phỏng trích xuất ký sinh PEX.
- Doanh nghiệp MedTech và IoT Y tế: Tiếp cận giải pháp kiến trúc AFE tiết kiệm năng lượng, sẵn sàng tích hợp vào các dòng sản phẩm máy đo huyết áp, monitor theo dõi bệnh nhân và thiết bị cấy ghép thông minh.
- Nhà nghiên cứu học thuật: Nền tảng dữ liệu đối chứng giữa hai node công nghệ $180,\text{nm}$ và $90,\text{nm}$ phục vụ các công trình nghiên cứu sâu hơn về vi mạch khuếch đại y sinh chuyên dụng.
Câu hỏi thường gặp
1. Yêu cầu phần cứng và công cụ EDA cần thiết để tái hiện và triển khai thiết kế này?
Hệ thống cần máy trạm chạy hệ điều hành Linux (RHEL/CentOS) với bộ công cụ Cadence Virtuoso (IC6.1.8 trở lên), bộ giải mô phỏng Spectre Circuit Simulator, công cụ kiểm tra Calibre (DRC/LVS/PEX) của Siemens EDA, cùng bộ thư viện công nghệ PDK chuẩn TSMC $180,\text{nm}$ hoặc $90,\text{nm}$.
2. Tại sao phải sử dụng điện trở Nulling $R_z$ nối tiếp với tụ bù Miller $C_c$?
Trong mạch khuếch đại hai tầng, tụ Miller $C_c$ tạo ra một đường truyền thẳng tín hiệu tần số cao từ ngõ vào tầng 2 đến ngõ ra, sinh ra điểm không ở nửa mặt phẳng bên phải (RHP zero) tại tần số $\omega_z = g_{m6}/C_c$. RHP zero làm dịch pha một góc $-90^\circ$ tương tự như một cực, làm suy giảm nghiêm trọng độ dự trữ pha ($PM$). Điện trở $R_z$ mắc nối tiếp sẽ chuyển dịch vị trí điểm không này ra vô hạn ($R_z = 1/g_{m6}$) hoặc đưa nó sang LHP để hỗ trợ bù pha.
3. Làm thế nào để giải quyết hiện tượng suy giảm hiệu năng sau khi vẽ Layout (Post-Layout degradation)?
Cần áp dụng các kỹ thuật bố trí layout chuyên dụng cho mạch tương tự: sử dụng cấu trúc Common-Centroid và Interdigitation cho cặp vi sai $M_1-M_2$ và gương dòng $M_3-M_4$, bổ sung Dummy Transistors ở hai đầu mảng, tăng khoảng cách đường dây kim loại ngõ ra để giảm điện dung ký sinh $C_{db}, C_{gd}$, và đặt tụ bù $C_c$ (loại MIMCap) xa các đường tín hiệu xung clock hoặc dòng lớn.
4. Mạch khuếch đại này có thể tích hợp trực tiếp với bộ chuyển đổi tương tự - số (ADC) không?
Có. Với tốc độ tăng áp $SR = 6{,}9,\text{V}/\mu\text{s}$ và băng thông $GBW > 6,\text{MHz}$, ngõ ra của Op-Amp hoàn toàn đủ khả năng nạp xả cho mạng lấy mẫu tụ chuyển mạch (Switched-Capacitor) của các bộ ADC 10-bit đến 12-bit SAR ADC hoạt động ở tốc độ lấy mẫu từ $10,\text{kSPS}$ đến $1,\text{MSPS}$.
5. Chi phí chế tạo thử nghiệm và lộ trình thương mại hóa mất bao lâu?
Lộ trình chế tạo thông qua các chương trình MPW (Multi-Project Wafer) kéo dài từ 4 đến 6 tháng kể từ khi đóng gói GDSII đến lúc nhận chip vật lý. Chi phí sản xuất mẫu thử nghiệm khoảng 4.000 USD cho 20–40 mẫu chip đóng gói QFN/DIP phục vụ đo kiểm phòng thí nghiệm trước khi tiến hành sản xuất hàng loạt.
Kết luận
Đồ án đã hoàn thành toàn diện quy trình nghiên cứu, tính toán, mô phỏng và layout mạch khuếch đại thuật toán hai tầng CMOS hướng tới các ứng dụng y sinh. Bằng việc kết hợp kiến trúc vi sai chuyển đổi độ dẫn với kỹ thuật bù tần số Miller triệt zero thích ứng, thiết kế đạt hệ số khuếch đại vòng hở $64{,}8,\text{dB}$, độ dự trữ pha ổn định $62{,}4^\circ$ và băng thông $6{,}12,\text{MHz}$ trên tiến trình TSMC $180,\text{nm}$ sau khi trích xuất đầy đủ ký sinh layout. Nghiên cứu mở rộng trên tiến trình $90,\text{nm}$ chứng minh khả năng tối ưu hóa công suất vượt trội ($195,\mu\text{W}$), tạo cơ sở kỹ thuật vững chắc cho việc tích hợp vào các hệ thống vi mạch thu nhận tín hiệu y tế thông minh thế hệ mới.
