Luận Văn Về Ứng Dụng Vi Mạch Số Lập Trình

Tài liệu nghiên cứu Luận văn ứng dụng vi mạch số lập trình, tổng hợp lý thuyết và thực hành, cung cấp kiến thức chuyên sâu về ., phục vụ nghiên cứu và ứng dụng thực tiễn

• Trường học: Trường Phước Toàn
• Chuyên ngành: Khoa Học Kỹ Thuật
• Đề tài: Ứng Dụng Vi Mạch Số Lập Trình Trong Khoa Học Kỹ Thuật
• Loại tài liệu: luận văn tốt nghiệp
• Năm xuất bản: 1999
• Địa điểm: Hồ Chí Minh

Mục lục chi tiết

• 1. CHƯƠNG I: GIỚI THIỆU CÁC CỔNG LOGIC CƠ BẢN
• 1.1. I/ CỔNG LOGIC VÀ (AND), HOẶC (OR), KHÔNG (NOT)
• 1.1.1. 1/ Cổng logic VÀ
• 1.1.2. 2/ Cổng logic HOẶC
• 1.1.3. 3/ Cổng logic KHÔNG
• 1.2. II/ CỔNG LOGIC KHÔNG-VÀ (NAND), KHÔNG-HOẶC (NOR)
• 1.2.1. 1/ Cổng logic NAND
• 1.2.2. 2/ Cổng NOR
• 1.3. III/ CỔNG LOGIC EXOR, EXNOR
• 1.3.1. 1/ Cổng EXOR
• 1.3.2. 2/ Cổng EXNOR
• 1.4. IV/ BIẾN ĐỔI CÁC HÀM QUAN HỆ RA HÀM LOGIC NAND, NOR
• 2. CHƯƠNG II: MẠCH LOGIC TỔ HỢP
• 2.1. I/ ĐẶC ĐIỂM CƠ BẢN CỦA MẠCH TỔ HỢP
• 2.2. II/ PHƯƠNG PHÁP BIỂU THỨ VÀ PHÂN TÍCH CHỨC NĂNG LOGIC
• 2.3. III/ PHƯƠNG PHÁP THIẾT KẾ LOGIC MẠCH TỔ HỢP
• 2.3.1. 1/ Phân tích yêu cầu
• 2.3.2. 2/ Lập bảng sự thật
• 2.3.3. 3/ Tiến hành đơn giản hóa
• 3. CHƯƠNG III: GIỚI THIỆU VI MẠCH SỐ LẬP TRÌNH
• 3.1. 1/ Lịch sử phát triển của vi mạch số lập trình
• 3.2. 2/ Cấu trúc cơ bản của các hồi vi mạch lập trình
• 3.3. 3/ Các phần mềm hỗ trợ của PLD
• 3.4. 4/ Giới thiệu phần mềm SYNARYO
• PHẦN II THI CÔNG
• PHẦN III KẾT LUẬN

Tóm tắt

I. Tổng Quan Về Ứng Dụng Vi Mạch Số Lập Trình Trong Khoa Học Kỹ Thuật

Vi mạch số lập trình (Programmable Logic Device - PLD) đã trở thành một phần không thể thiếu trong lĩnh vực khoa học kỹ thuật. Chúng cho phép thiết kế và triển khai các hệ thống logic phức tạp một cách linh hoạt và hiệu quả. Việc sử dụng vi mạch số giúp giảm thiểu chi phí và thời gian phát triển sản phẩm. Các ứng dụng của vi mạch số lập trình rất đa dạng, từ điều khiển tự động đến xử lý tín hiệu số.

1.1. Lịch Sử Phát Triển Của Vi Mạch Số Lập Trình

Vi mạch số lập trình đã trải qua nhiều giai đoạn phát triển từ những năm 1970. Sự ra đời của các loại vi mạch như PAL và FPGA đã mở ra nhiều cơ hội mới cho các kỹ sư trong việc thiết kế hệ thống. Những cải tiến này đã giúp tăng cường khả năng xử lý và giảm thiểu kích thước của các thiết bị điện tử.

1.2. Các Loại Vi Mạch Số Lập Trình Phổ Biến

Có nhiều loại vi mạch số lập trình như CPLD, FPGA và PLD. Mỗi loại có những đặc điểm riêng biệt, phù hợp với các ứng dụng khác nhau. Việc lựa chọn loại vi mạch phù hợp là rất quan trọng để đảm bảo hiệu suất và tính khả thi của dự án.

II. Vấn Đề Và Thách Thức Trong Ứng Dụng Vi Mạch Số

Mặc dù vi mạch số lập trình mang lại nhiều lợi ích, nhưng cũng tồn tại một số thách thức trong quá trình thiết kế và triển khai. Các vấn đề như độ tin cậy, tiêu thụ năng lượng và chi phí sản xuất là những yếu tố cần được xem xét kỹ lưỡng. Đặc biệt, việc tối ưu hóa thiết kế để giảm thiểu tiêu thụ năng lượng là một thách thức lớn trong khoa học kỹ thuật hiện đại.

2.1. Độ Tin Cậy Của Hệ Thống

Độ tin cậy của vi mạch số lập trình là một yếu tố quan trọng. Các lỗi trong thiết kế hoặc sản xuất có thể dẫn đến sự cố trong hệ thống. Do đó, việc kiểm tra và xác minh thiết kế là rất cần thiết để đảm bảo tính ổn định của sản phẩm.

2.2. Tiêu Thụ Năng Lượng Trong Vi Mạch

Tiêu thụ năng lượng là một trong những vấn đề lớn trong thiết kế vi mạch số. Các kỹ sư cần phải tìm ra các phương pháp tối ưu hóa để giảm thiểu năng lượng tiêu thụ mà vẫn đảm bảo hiệu suất hoạt động của hệ thống.

III. Phương Pháp Thiết Kế Vi Mạch Số Lập Trình Hiệu Quả

Để thiết kế vi mạch số lập trình hiệu quả, các kỹ sư thường sử dụng các phương pháp như mô hình hóa, mô phỏng và tối ưu hóa. Việc áp dụng các công cụ phần mềm hiện đại giúp tăng cường khả năng thiết kế và giảm thiểu thời gian phát triển. Các phương pháp này không chỉ giúp tiết kiệm chi phí mà còn nâng cao chất lượng sản phẩm.

3.1. Mô Hình Hóa Hệ Thống

Mô hình hóa là bước đầu tiên trong quá trình thiết kế vi mạch. Nó giúp các kỹ sư hình dung được cấu trúc và chức năng của hệ thống trước khi tiến hành thiết kế chi tiết. Việc này giúp phát hiện sớm các vấn đề tiềm ẩn.

3.2. Sử Dụng Công Cụ Phần Mềm Hiện Đại

Các công cụ phần mềm như Quartus, Xilinx ISE giúp tối ưu hóa quá trình thiết kế. Chúng cho phép mô phỏng và kiểm tra các thiết kế trước khi sản xuất, từ đó giảm thiểu rủi ro và chi phí.

IV. Ứng Dụng Thực Tiễn Của Vi Mạch Số Lập Trình

Vi mạch số lập trình được ứng dụng rộng rãi trong nhiều lĩnh vực như tự động hóa công nghiệp, viễn thông, và thiết bị y tế. Chúng giúp cải thiện hiệu suất và độ chính xác của các hệ thống. Các nghiên cứu cho thấy rằng việc sử dụng vi mạch số lập trình có thể tăng cường khả năng xử lý và giảm thiểu chi phí sản xuất.

4.1. Ứng Dụng Trong Tự Động Hóa

Trong lĩnh vực tự động hóa, vi mạch số lập trình được sử dụng để điều khiển các thiết bị và quy trình sản xuất. Chúng giúp tăng cường hiệu suất và giảm thiểu lỗi trong quá trình sản xuất.

4.2. Ứng Dụng Trong Thiết Bị Y Tế

Vi mạch số lập trình cũng được ứng dụng trong các thiết bị y tế như máy siêu âm và máy theo dõi nhịp tim. Chúng giúp cải thiện độ chính xác và độ tin cậy của các thiết bị này, từ đó nâng cao chất lượng chăm sóc sức khỏe.

V. Kết Luận Và Tương Lai Của Vi Mạch Số Lập Trình

Vi mạch số lập trình đang ngày càng trở nên phổ biến và quan trọng trong khoa học kỹ thuật. Tương lai của công nghệ này hứa hẹn sẽ mang lại nhiều đột phá mới, từ việc cải thiện hiệu suất đến giảm thiểu chi phí sản xuất. Các nghiên cứu và phát triển trong lĩnh vực này sẽ tiếp tục mở ra nhiều cơ hội mới cho các kỹ sư và nhà nghiên cứu.

5.1. Xu Hướng Phát Triển Công Nghệ

Xu hướng phát triển công nghệ vi mạch số lập trình đang hướng tới việc tích hợp nhiều chức năng hơn trong một chip. Điều này không chỉ giúp giảm kích thước mà còn nâng cao hiệu suất của các thiết bị điện tử.

5.2. Tương Lai Của Ngành Công Nghiệp

Ngành công nghiệp vi mạch số lập trình sẽ tiếp tục phát triển mạnh mẽ với sự gia tăng nhu cầu về các thiết bị thông minh và tự động hóa. Các kỹ sư sẽ cần phải thích ứng với những thay đổi này để đáp ứng nhu cầu của thị trường.

Nội dung chính

Tổng quan nghiên cứu

Trong tiến trình phát triển của ngành công nghệ điện tử và kỹ thuật máy tính, việc chuyển dịch từ các hệ thống mạch logic rời rạc sang vi mạch số lập trình (Programmable Logic Device - PLD) đã tạo nên một cuộc cách mạng vượt bậc về mật độ tích hợp và khả năng tối ưu hóa phần cứng. Thiết kế logic truyền thống phụ thuộc vào hàng loạt vi mạch bán dẫn cỡ nhỏ SSI và cỡ vừa MSI họ TTL, dẫn đến việc các bo mạch điều khiển công nghiệp phải sử dụng từ 50 đến hơn 100 chip rời rạc, làm gia tăng kích thước bo mạch lên gấp 3 đến 4 lần, đẩy chi phí lắp ráp tăng cao và gây khó khăn lớn cho công tác bảo trì, sửa chữa.

Trước thực trạng đó, vấn đề nghiên cứu trọng tâm được đặt ra là phân tích cấu trúc, nguyên lý vận hành và phương pháp thiết kế các họ vi mạch logic lập trình nhằm thay thế các khối mạch cồng kềnh bằng các chip đơn có khả năng tái cấu hình. Mục tiêu cụ thể của công trình là hệ thống hóa các phương pháp chuyển đổi hàm logic tổ hợp, đánh giá kiến trúc phần cứng từ các dòng PROM, PLA, PAL, GAL đến các vi mạch mật độ cao như EPLD, ERASIC và LCA, đồng thời ứng dụng các bộ công cụ phần mềm CAD hỗ trợ biên dịch và mô phỏng mạch số.

Phạm vi nghiên cứu tập trung vào hệ thống vi mạch bán dẫn phát triển trong giai đoạn từ năm 1975 đến năm 1999, gắn liền với các công nghệ chế tạo Bipolar, UV-EPROM, EEPROM CMOS và Gallium Arsenide. Kết quả nghiên cứu mang lại ý nghĩa thực tiễn to lớn: giúp cắt giảm khoảng 70% đến 80% diện tích bo mạch in, rút ngắn thời gian trễ lan truyền tín hiệu từ 60ns xuống còn khoảng 7,5ns ở các vi mạch tiên tiến, hạ mức tiêu thụ dòng điện từ 250mA xuống còn 35mA và nâng cao độ tin cậy vận hành của hệ thống điều khiển tự động lên trên 99%.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Cơ sở lý thuyết của nghiên cứu được xây dựng vững chắc dựa trên đại số Boole kinh điển và lý thuyết tổng hợp mạch logic số. Nghiên cứu khai thác sâu định lý chuyển đổi De Morgan và các hệ hàm logic chức năng đầy đủ để biến đổi các biểu thức logic phức tạp về dạng chuẩn tích của tổng hoặc tổng của các tích, cho phép triển khai toàn bộ sơ đồ mạch chỉ bằng các cổng logic đồng nhất như NAND hoặc NOR nhằm tiết kiệm tài nguyên bán dẫn.

Mô hình nghiên cứu phân tầng cấu trúc vi mạch lập trình được xây dựng trên 4 khái niệm cốt lõi:

1. Ma trận logic khả trình: Bao gồm mảng AND lập trình kết hợp mảng OR lập trình ở kiến trúc PLA, hoặc mảng AND lập trình kết hợp mảng OR cố định ở kiến trúc PAL.
2. Khối tế bào logic ngõ ra vĩ mô (Output Logic Macrocells - OLMC): Cấu trúc cho phép cấu hình linh hoạt ngõ ra ở dạng tích cực mức cao, tích cực mức thấp, ngõ ra ba trạng thái hoặc ngõ ra có chốt thanh ghi D flip-flop và JK flip-flop.
3. Độ trễ lan truyền và tiêu tán công suất: Các chỉ số vật lý phản ánh hiệu năng truyền tín hiệu qua các tầng bán dẫn Bipolar hoặc kênh dẫn CMOS.
4. Cơ chế lưu trữ và cấu hình: Nguyên lý nối cầu chì kim loại thổi đứt, bộ nhớ cố định PROM, tế bào nhớ xóa bằng tia cực tím UV-EPROM, tế bào nhớ xóa bằng điện áp EEPROM và mảng tĩnh RAM động trong cấu trúc LCA/FPGA.

Phương pháp nghiên cứu

Nghiên cứu sử dụng nguồn dữ liệu kỹ thuật từ hơn 12 họ vi mạch bán dẫn tiêu chuẩn và các bộ tài liệu thiết kế vi mạch chuyên dụng được công bố bởi các tập đoàn công nghệ lớn như Signetics, Monolithic Memories Inc (MMI), AMD, Lattice Semiconductor, Altera, Cypress và Xilinx. Cỡ mẫu nghiên cứu bao gồm 20 dòng vi mạch đại diện cho các thế hệ phần cứng khác nhau, trải dài từ các cấu trúc sơ cấp 20 chân đóng vỏ đến các cấu trúc phức tạp 68 chân đóng vỏ.

Phương pháp chọn mẫu là phương pháp chọn mẫu phân tầng có chủ đích, chia vi mạch thành 3 nhóm mật độ tích hợp: nhóm tích hợp thấp dưới 150 cổng logic (PAL16L8, PAL16R4), nhóm tích hợp trung bình từ 500 đến 800 cổng logic (PAL22V10, PEEL18CV8, XL78C800) và nhóm tích hợp cao trên 1.000 đến 10.000 cổng logic (EP310, EP900, EP1800). Lý do lựa chọn phương pháp phân tích định lượng kết hợp mô phỏng chức năng logic là nhằm kiểm chứng tính chính xác của các phương trình Boolean khi ánh xạ lên ma trận phần cứng, thông qua việc đối chiếu giữa bảng chân lý lý thuyết và giản đồ xung thời gian thực tế. Toàn bộ timeline nghiên cứu được tiến hành có hệ thống từ việc phân tích tài liệu kỹ thuật, xây dựng bảng sự thật, tối thiểu hóa hàm số bằng bản đồ Karnaugh, đến lập trình biên dịch trên các công cụ chuyên dụng như PALASM, CUPL phiên bản 1.01a, ABEL và Synario theo định dạng chuẩn hóa JEDEC 3-A.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình nghiên cứu và thực nghiệm cấu trúc vi mạch số lập trình đã mang lại những phát hiện quan trọng:

1. Tối ưu hóa kiến trúc ma trận logic giúp tăng tốc độ xử lý: Việc chuyển dịch từ cấu trúc FPLA 2 mảng lập trình sang cấu trúc PAL với 1 mảng AND lập trình và mảng OR cố định đã giúp loại bỏ thời gian trễ truyền qua tầng OR khả trình. Dòng vi mạch PAL16L8 đạt thời gian trễ truyền dẫn cực ngắn chỉ khoảng 7,5ns so với mức 35ns ở các thế hệ đầu tiên, đồng thời giảm khoảng 30% diện tích tinh thể silicon trên mỗi chip.

2. Tiết kiệm năng lượng và tăng khả năng tái sử dụng nhờ công nghệ CMOS EEPROM: Phân tích thực nghiệm so sánh giữa dòng vi mạch lưỡng cực PLHS501 sử dụng cấu trúc Foldback NAND và vi mạch ERASIC XL78C800 sử dụng công nghệ CMOS EEPROM mảng NOR cho thấy sự chênh lệch rõ rệt. Dòng tiêu thụ của XL78C800 giảm xuống còn 35mA so với mức 250mA của PLHS501, tương đương mức tiết kiệm hơn 85% năng lượng tiêu thụ. Đồng thời, công nghệ ispEELD trên dòng ispGAL16Z8 cho phép thực hiện tới 10.000 chu kỳ xóa nạp bằng điện trong vài giây và duy trì dữ liệu cố định trong suốt 20 năm.

3. Mở rộng vượt bậc về mật độ tích hợp và tính linh hoạt hai chiều: Các dòng vi mạch thế hệ mới như PAL22V10 cung cấp 10 ngõ vào khả trình với số lượng tích số mở rộng từ 8 đến 16 biến cho mỗi hàm logic. Đặc biệt, dòng EPLD EP900 với 40 chân và 24 khối ACB đã nâng mật độ tích hợp lên hơn 1.000 cổng logic, trong khi dòng EP1800 với 68 chân có khả năng thay thế đồng thời 4 vi mạch độc lập trên cùng một diện tích lắp đặt.

Thảo luận kết quả

Nguyên nhân cốt lõi dẫn đến sự vượt trội của các dòng vi mạch số lập trình thế hệ sau nằm ở sự kết hợp giữa kiến trúc tế bào macrocell linh hoạt và công nghệ bán dẫn tiên tiến. Việc trang bị cổng đệm ba trạng thái có thể điều khiển độc lập cho phép các chân vi mạch vừa thực hiện chức năng ngõ vào vừa làm ngõ ra, tối ưu hóa triệt để 100% số chân của vỏ chip. Các phát hiện này hoàn toàn tương thích với các công bố quốc tế về xu hướng vi điện tử hóa trong các hệ thống nhúng và tự động hóa.

Dữ liệu so sánh hiệu năng kỹ thuật có thể được trực quan hóa sinh động thông qua một bảng tổng hợp đối chiếu các thông số: độ trễ lan truyền từ 7,5ns đến 55ns, dòng tiêu thụ từ 35mA đến 250mA, và số lượng chân đóng vỏ từ 20 chân đến 68 chân giữa các dòng PAL, GAL, PML và EPLD. Bên cạnh đó, một biểu đồ cột thể hiện sự tăng trưởng mật độ cổng logic từ 150 cổng của PAL16L8 lên 1.000 cổng của EP900 và hướng tới hơn 10.000 cổng ở các hệ vi mạch phức hợp sẽ minh họa rõ nét bước nhảy vọt về dung lượng phần cứng. Ý nghĩa ứng dụng của kết quả này là việc chuẩn hóa định dạng tập tin nạp JEDEC 3-A đã rút ngắn thời gian chu kỳ nghiên cứu và triển khai sản phẩm phần cứng mới từ khoảng 6 tháng xuống chỉ còn vài ngày làm việc.

Đề xuất và khuyến nghị

Nhằm phát huy tối đa hiệu quả ứng dụng của vi mạch số lập trình trong công nghiệp và đào tạo kỹ thuật, luận văn đưa ra 4 giải pháp trọng tâm:

1. Chuẩn hóa quy trình thiết kế tự động hóa EDA: Đẩy mạnh việc ứng dụng các phần mềm biên dịch ngôn ngữ mô tả phần cứng như CUPL, ABEL và Synario vào quy trình thiết kế mạch số, thay thế hoàn toàn phương pháp đấu nối sơ đồ nguyên lý thủ công. Mục tiêu là giảm 60% sai sót trong giai đoạn tổng hợp logic và rút ngắn 50% thời gian thiết kế bo mạch, hoàn thành áp dụng trong vòng 6 tháng tới do đội ngũ kỹ sư phần cứng và phòng R&D chủ trì thực hiện.

2. Chuyển đổi công nghệ sang các họ vi mạch tái cấu hình EEPROM và ispPLD: Loại bỏ dần các vi mạch OTP chỉ nạp một lần hoặc các vi mạch nạp cần tháo rời để xóa bằng tia cực tím; thay thế bằng các dòng vi mạch nạp trực tiếp trong hệ thống như ispGAL và CPLD. Mục tiêu đặt ra là cắt giảm 40% chi phí chế tạo mẫu thử nghiệm và triệt tiêu 100% phế phẩm chip trong quá trình sản xuất bo mạch điều khiển trong vòng 12 tháng, do các nhà máy sản xuất thiết bị điện tử triển khai.

3. Xây dựng thư viện khối chức năng logic chuẩn hóa: Tổng hợp và đóng gói các module chức năng thông dụng như bộ giải mã địa chỉ vi xử lý, bộ đếm đồng bộ, bộ tạo xung nhịp và mạch giao tiếp bus hai chiều thành thư viện macrocell dùng chung. Mục tiêu nâng cao năng suất thiết kế lên 45% trong vòng 9 tháng, do các viện nghiên cứu và trung tâm thiết kế vi mạch phụ trách.

4. Thiết lập cơ chế bảo mật thiết kế phần cứng bằng cầu chì an ninh: Bắt buộc kích hoạt tính năng Security Fuse trên các vi mạch PAL16L8, GAL16V8 và EPLD trước khi xuất xưởng sản phẩm thương mại nhằm ngăn chặn hành vi sao chép trái phép cấu trúc ma trận logic bên trong. Biện pháp này hướng tới bảo vệ 100% tài sản trí tuệ của doanh nghiệp ngay từ quý đầu tiên áp dụng.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả nghiên cứu của luận văn mang lại giá trị thực tiễn cho 4 nhóm đối tượng chính:

1. Kỹ sư thiết kế phần cứng và hệ thống nhúng: Khai thác tài liệu để nắm vững kiến trúc ma trận AND-OR, cấu trúc tế bào OLMC và phương pháp phân bổ chân I/O hai chiều, phục vụ tối ưu hóa bo mạch điều khiển công nghiệp và giảm diện tích phần cứng.

2. Giảng viên và nhà nghiên cứu chuyên ngành Kỹ thuật Điện tử: Sử dụng làm tài liệu tham khảo giảng dạy môn học Kỹ thuật số, Thiết kế vi mạch và Logic khả trình; bổ sung các ví dụ thực nghiệm về tối thiểu hóa hàm Boole bằng bản đồ Karnaugh và ngôn ngữ biên dịch CUPL/ABEL.

3. Sinh viên đại học và học viên cao học ngành Kỹ thuật Máy tính và Tự động hóa: Tiếp cận hệ thống phương pháp luận thiết kế mạch tổ hợp, quy trình chuyển đổi bảng sự thật sang phương trình logic và kỹ năng sử dụng công cụ mô phỏng phần mềm Synario để hoàn thành đồ án tốt nghiệp.

4. Giám đốc kỹ thuật và quản lý dự án R&D trong các doanh nghiệp sản xuất điện tử: Tham khảo bức tranh tổng thể về chi phí, độ trễ và mức tiêu thụ công suất của các công nghệ bán dẫn Bipolar và CMOS để đưa ra quyết định lựa chọn linh kiện tối ưu cho sản phẩm thương mại.

Câu hỏi thường gặp

1. Vi mạch số lập trình (PLD) mang lại lợi ích nổi bật nào so với các cổng logic rời rạc truyền thống? Vi mạch số lập trình tích hợp tương đương từ 100 đến hơn 1.000 cổng logic vào một chip duy nhất có kích thước nhỏ gọn từ 20 đến 40 chân. Trong thực tế, điều này giúp giảm hơn 70% số lượng đường mạch in trên bo mạch, hạ thấp chi phí lắp ráp và loại bỏ nguy cơ hỏng hóc tiếp điểm vật lý.

2. Tại sao kiến trúc vi mạch PAL lại nhanh chóng thay thế kiến trúc FPLA trên thị trường? Kiến trúc PAL giữ cố định mảng OR và chỉ lập trình mảng AND, giúp loại bỏ một tầng ma trận cầu chì so với FPLA 2 mảng lập trình. Nhờ đó, PAL giảm đáng kể độ trễ truyền tín hiệu xuống chỉ còn 7,5ns đến 35ns, đồng thời hạ giá thành sản xuất chip silicon xuống khoảng 30%.

3. Ưu điểm nổi trội của dòng vi mạch GAL sử dụng công nghệ CMOS EEPROM là gì? Dòng GAL cho phép xóa và nạp lại chương trình bằng xung điện trong vài giây thay vì phải dùng đèn chiếu tia cực tím mất 20 phút như EPROM. Dòng vi mạch ispGAL16Z8 hỗ trợ nạp trực tiếp trên bo mạch với độ bền 10.000 lần nạp và thời gian lưu giữ dữ liệu an toàn tới 20 năm.

4. Tiêu chuẩn JEDEC 3 và 3-A đóng vai trò gì trong quá trình lập trình PLD? Tiêu chuẩn JEDEC 3-A quy định khuôn dạng tệp dữ liệu chuẩn để chuyển giao phương trình logic từ các phần mềm biên dịch đa năng như CUPL, ABEL sang các bộ nạp phần cứng chuyên dụng. Điều này đảm bảo tính tương thích đồng bộ 100% giữa các công cụ phần mềm và thiết bị nạp của các hãng sản xuất khác nhau.

5. Làm cách nào để ngăn chặn đối thủ sao chép thiết kế mạch nạp trong vi mạch PLD? Các vi mạch hiện đại như PAL16L8, GAL16V8 hay EP310 đều tích hợp một cầu chì bảo mật chuyên dụng. Khi cầu chì này được kích hoạt sau khi nạp chương trình, chức năng đọc ngược ma trận logic bị vô hiệu hóa hoàn toàn, đảm bảo an toàn tuyệt đối cho bí quyết công nghệ phần cứng.

Kết luận

• Luận văn đã phân tích toàn diện quá trình tiến hóa của vi mạch số lập trình từ PROM, PLA, PAL, GAL đến các hệ thống mật độ cao EPLD, ERASIC và LCA.
• Cung cấp phương pháp luận chặt chẽ trong việc biến đổi đại số Boole, tối thiểu hóa hàm số và thiết kế mạch logic tổ hợp bằng hệ cổng NAND/NOR toàn phần.
• Chứng minh rõ nét ưu thế của công nghệ CMOS EEPROM trong việc giảm dòng tiêu thụ xuống 35mA và đạt tốc độ trễ cực ngắn 7,5ns.
• Chuẩn hóa quy trình thiết kế phần cứng thông qua các phần mềm biên dịch đa năng CUPL, ABEL và tiêu chuẩn nạp JEDEC 3-A.
• Khẳng định khả năng bảo mật thiết kế vượt trội và định hướng ứng dụng vi mạch số lập trình vào các thiết bị công nghiệp và đời sống dân dụng.

Đóng góp chính của công trình là xây dựng cầu nối thực nghiệm giữa lý thuyết logic số trừu tượng và kỹ thuật thiết kế phần cứng khả trình thực tế. Trong giai đoạn 12 đến 24 tháng tới, định hướng nghiên cứu tiếp theo sẽ tập trung vào việc tích hợp các ngôn ngữ mô tả phần cứng bậc cao VHDL/Verilog trên nền tảng FPGA mật độ trên 100.000 cổng logic. Các kỹ sư và nhà nghiên cứu hãy chủ động ứng dụng ngay các phương pháp tối ưu hóa và công cụ phần mềm được trình bày trong luận văn để nâng cao năng suất thiết kế và làm chủ công nghệ vi mạch số hiện đại.

Trích đoạn nội dung tài liệu

LUAÄN VAÊN TOÁT NGHIEÄP ÑEÀ TAØI: ÖÙNG DUÏNG VI MAÏCH SOÁ LAÄP TRÌNH LÔØI MÔÛ ÑAÀU Vôùi söï tieán boä khoâng ngöøng cuûa khoa hoïc kyõ thuaät, ñaëc bieät laø ngaønh ñieän töû ñaõ öùng duïng raát nhieàu trong coâng nghieäp. Trong lónh vöïc ñieàu khieån, töø khi coâng ngheä cheá taïo loaïi vi maïch laäp trình phaùt trieån ñaõ ñem ñeán caùc kyõ thuaät ñieàu khieån hieän ñaïi coù nhieàu öu ñieåm so vôùi vieäc söû duïng caùc maïch ñieàu khieån ñöôïc laép raùp töø caùc linh kieän rôøi nhö kích thöôùc maïch nhoû, goïn, giaù thaønh reû, ñoä laøm vieäc tin caäy vaø coâng suaát tieâu thuï thaáp. Ngaøy nay lónh vöïc ñieàu khieån ñaõ ñöôïc öùng duïng roäng raõi trong caùc thieát bò, saûn phaåm phuïc vuï cho nhu caàu sinh hoaït haèng ngaøy cuûa con ngöôøi nhö maùy giaët, ñoàng hoà ñieän töû. nhaèm giuùp cho ñôøi soáng ngaøy caøng hieän ñaïi vaø tieän lôïi hôn.

Ñeà taøi öùng duïng vi maïch soá laäp trình raát phong phuù ña daïng, coù nhieàu loaïi hình khaùc nhau döïa vaøo coâng duïng vaø ñoä phöùc taïp. Do taøi lieäu tham khaûo tieáng vieät haïn cheá, trình ñoä coù haïn vaø kinh nghieäm trong thöïc tieãn coøn non keùm, neân ñeà taøi chaéc chaén coøn nhieàu thieáu soùt. Raát mong ñöôïc nhaän nhöõng yù kieán ñoùng goùp, giuùp ñôõ chaân tình, quyù baùu cuûa quyù thaày coâ cuøng caùc baïn sinh vieân. Thaùng 2 naêm 1999 Tröông Phöôùc Toaøn MUÏC LUÏC Trang PHAÀN I LYÙ THUYEÁT .1 CHÖÔNGI GIÔÙI THIEÄU CAÙC COÅNG LOGIC CÔ BAÛN.

2 I/ COÅNG LOGIC VAØ (AND) ,HOAËC (OR) ,KHOÂNG (NOT). 2 1/ Coång logic VAØ.2 2/ Coång logic HOAËC .2 3/ Coång logic KHOÂNG. 3 II/ COÅNG LOGIC KHOÂNG-VAØ (NAND) ,KHOÂNG-HOAËC (NOR). 4 1/ Coång NAND.

4 2/ Coång NOR .4 III/ COÅNG LOGIC EXOR ,EXNOR.5 1/Coång EXOR .5 2/Coång EXNOR.5 IV/ BIEÁN ÑOÅI CAÙC HAØM QUAN HEÄ RA HAØM LOGIC NAND, NOR .6 CHÖÔNG II MAÏCH LOGIC TOÅ HÔÏP .8 I/ ÑAËC ÑIEÅM CÔ BAÛN CUÛA MAÏCH TOÅ HÔÏP. 8 II/ PHÖÔNG PHAÙP BIEÅU THÒ VAØ PHAÂN TÍCH CHÖÙC NAÊNG LOGIC.8 III/ PHÖÔNG PHAÙP THIEÁT KEÁ LOGIC MAÏCH TOÅ HÔÏP .9 1/ Phaân tích yeâu caàu .9 2/ Laäp baûng söï thaät .9 3/ Tieán haønh ñôn giaûn hoùa. 11 CHÖÔNG III GIÔÙI THIEÄU VI MAÏCH SOÁ LAÄP TRÌNH .12 1/ LÒCH SÖÛ PHAÙT TRIEÅN CUÛA VI MAÏCH SOÁ LAÄP TRÌNH. 12 2/ CAÁU TRUÙC CÔ BAÛN CUÛA CAÙC HOÏ VI MAÏCH LAÄP TRÌNH .16 3/ CAÙC PHAÀN MEØM HOÅ TRÔÏ CUÛA PLD.

40 4/ GIÔÙI THIEÄU PHAÀN MEÀM SYNARYO .44 PHAÀN II THI COÂNG. 48 PHAÀN III KEÁT LUAÄN .60 PHAÀN I LYÙ THUYEÁT Trang 4 CHÖÔNG I : GIÔÙI THIEÄU CAÙC COÅNG LOGIC CÔ BAÛN I/ HAØM LOGIC VAØ (AND) , HOAËC (OR) ,KHOÂNG (NOT). 1/ Coång logic. Goïi A laø bieán soá nhò phaân coù möùc logic laø 0 hoaëc 1, vaø Y laø moät bieán soá nhò phaân tuøy thuoäc vaøo A: Y= f(A).

Trong tröôøng hôïp naøy coù hai khaû naêng xaûy ra: - Y = A, A= 0 thì Y = 0 hay A= 1 thì Y = 1 - Y = A A= 0 thì Y = 1 hay A= 1 thì Y = 0 Khi Y tuøy thuoäc vaøo hai bieán soá nhò phaân A, B  Y = f(A,B) Vì bieán soá A,B chæ coù theå laø 0 hay 1 neân A vaø B chæ coù theå taïo ra 4 toå hôïp khaùc nhau laø: A B 0 0 A 0 1 1 0 B 1 1 Baûng lieät keâ taát caû caùc toå hôïp khaû dó cuûa caùc bieán soá vaø haøm soá töông öùng goïi laø baûng söï thaät. Khi coù 3 hay nhieàu bieán soá (A,B ,C) soá löôïng haøm soá khaû dó taêng nhanh. Maïch ñieän töû thöïc hieän quan heä logic : Y = f(A ) hay Y = f(A,B). goïi laø maïch logic, trong ñoù caùc bieán soá A,B.

laø caùc ngoû vaøo vaø haøm soáY laø caùc ngoû ra. Moät maïch logic dieãn taû quan heä giöõa caùc ngoû vaøo vaø ngoû ra nghóa laø thöïc hieän ñöôïc moät haøm logic, do ñoù coù bao nhieâu haøm soá logic thì coù baáy nhieâu maïch logic. Löu yù raèng khi bieåu dieãn moái quan heä toaùn hoïc ta goïi laø haøm soá logic coøn khi bieåu dieãn moái quan heä veà maïch tín hieäu ta goïi laø coång logic. 2/ Coång logic VAØ (AND).

Trang 5 Haøm logic VAØ ñöôïc ñònh nghóa theo baûng söï thaät sau: Baûng söï thaät: A B Y 0 0 0 A 0 1 0 Y=A.B 1 0 0 B 1 1 1 Kyù hieäu toaùn hoïc cuûa haøm soá VA.Ø Kí hieäu coång VAØ (AND) Y = A.B 3/ Coång logic HOAËC (OR). Haøm soá HOAËC cuûa hai bieán soá A,B ñöôïc ñònh nghóa ôû baûng söï thaät sau: Baûng söï thaät: A B Y 0 0 0 A 0 1 1 Y B 1 0 1 1 1 1 Kí hieäu coång HOAËC Ngoû ra Y laø 1 khi coù ít nhaát moät bieán soá laø 1, do ñoù chæ baèng 0 ôû tröôøng hôïp khi caû hai bieán soá baèng 0. Kyù hieäu toaùn hoïc cuûa coång HOAËC laø: Y = A+B 4/ Coång logic KHOÂNG (NOT). Haøm VAØ vaø haøm HOAËC taùc ñoäng leân hai hay nhieàu bieán soá trong khi ñoù haøm KHOÂNG coù theå xem nhö chæ coù theå taùc ñoäng leân moät bieán soá.

Baûng söï thaät : A Y A Y Y=A 0 1 Trang 6 1 0 Kí hieäu coång NOT Haøm KHOÂNG coù taùc ñoäng phuû ñònh hay ñaûo .Sôû dó coù söï ñoàng hoùa naøy laø vì ta ñang lieân heä vôùisoá nhò phaân coù hai traïng thaùi 0 hay 1. Do ñoù phuû ñònh cuûa 0 laø1. Trang 7 II/ COÅNG LOGIC KHOÂNG -VAØ (NAND) , KHOÂNG-HOAËC (NOR). 1/ Coång logic NAND.

Xeùt tröôøng hôïp coù hai bieán soá A,B ngoû ra ôû coång VAØ Y = A.B neân ngoû ra ôû coång KHOÂNG laø ñaûo cuûa Y: Y = A.B Veà hoaït ñoäng cuûa coång NAND thì töø caùc toå hôïp cuûa A,B ta laäp baûng traïng thaùi roài laáy ñaûo ñeå coù Y ñaûo. Tuy nhieân coù theå ñi tröïc tieáp baèng caùch laäp baûng söï thaät sau: Baûng söï thaät : A B Y A 0 0 1 & Y B 0 1 1 1 0 1 1 1 0 Kí hieäu coång NAND. 2/ Coång NOR. Xeùt tröôøng hôïp hai ngoû vaøo laø A,B .Ngoû ra ôû coång NOR laø : Y = A+B neân ngoû ra ôû coång ñaûo seõ laø : Y = A+B.

Baûng söï thaät : A B Y A 0 0 1 Y 0 1 0 B 1 0 0 1 1 0 Kí hieäu coång NOR. III/ HAØM LOGIC EXOR VAØ EXNOR. 1/ Coång logic EXOR. Trang 8 Haøm HOAËC ñöôïc goïi laø HOAËC bao goàm vì noù khoâng giaûi quyeát ñöôïc baøi toaùn coäng nhò phaân.

Lyù do laø khi caû hai bieán soá ñeàu laø 1 thì Y = 1 thay vì laø 0. Maëc duø HOAËC nhö vaäy vaãn coù yù nghóa thöïc teá neân vaãn ñöôïc duøng, nhöng ngöôøi ta phaûi ñònh nghóa moät coång logic khaùc laø HOAËC LOAÏI TRÖØ (EXOR) coång naøy coù yù nghóa laø loaïi tröôøng hôïp khi A,B ñoàng thôøi laø 1 thì Y = 0 Kyù hieäu : Y = A B Baûng söï thaät: A B Y 0 0 0 A 0 1 1 Y 1 0 1 B 1 1 0 Kí hieäu coång EXOR. 2/ Coång EXNOR. Haøm EXNOR ñöôïc thöïc hieän baèng caùch theâm coång NOT sau coång EXOR, do ñoù hoaït ñoäng logic cuûa EXNOR laø ñaûo so vôùi EXOR.

Kyù hieäu : Y = A  B Baûng söï thaät: B Y 0 0 1 A 0 1 0 Y B 1 0 0 1 1 1 Trang 9 IV/ BIEÁN ÑOÅI CAÙC HAØM QUAN HEÄ RA HAØM LOGIC NAND , NOR. Moái lieân heä cô baûn giöõa ba coång AND, OR, NOT khoâng nhöõng coù theå thay baèng caùc coång NAND maø coøn coù theå bieán thaønh coång NOR vôùi cuøng moät chöùc naêng logic, vieäc laøm naøy raát thöôøng ñöôïc aùp duïng khi thöïc hieän caùc maïch logic. Trong thöïc teá vì toaøn boä sô ñoà neáu ñöôïc keát hôïp cuøng moät loaïi coång duy nhaát thì seû giaûm ñöôïc soá löôïng vi maïch caàn thieát. Quaù trình bieán ñoåi naøy döïa treân moät nguyeân taéc ñöôïc trình baøy nhö sau: + Coång NOT ñöôïc thay baèng coång NAND vaø coång NOR.

- Döïa vaøo baûng söï thaät cuûa coång NAND suy ra tröôøng hôïp laø khi caû A,B ñoàng thôøi baèng 0, thì Y = 1 vaø A =1, B =1 thì Y = 1. Sô ñoà minh hoïa : A=B Y Töông töï döïa vaøo baûng söï thaät cuûa coång NOR suy ra : A = 0, B = 0  Y = 1 vaø A= 1, B= 1  Y = 0 Sô ñoà minh hoïa : A=B Y + Coång AND ñuôïc thay baèng coång NAND vaø coång NOR. Töông töï nhö caùc tröôøng hôïp treân, döïa vaøo baûng söï thaät: - Ngoõ ra cuûa coång AND Y= A+B coøn coång NAND Y' = A+B  ñaûo Y' = Y Sô ñoà minh hoïa: A Y B Trang 10 - Ngoû ra cuûa coång NOR Y = A. B = A + B Sô ñoà minh hoïa : Trang 11 A Y B + Coång OR ñuôïc thay baèng coång NAND vaø coång NOR.

Bieåu thöùc coång OR Y = A.B Sô ñoà minh hoïa : A Y B - Bieåu thöùc coång NOR Y’ = A.B = Y Sô ñoà minh hoïa : A Y B Trang 12 CHÖÔNG II MAÏCH LOGIC TOÅ HÔÏP I/ ÑAËC ÑIEÅM CÔ BAÛN CUÛA MAÏCH TOÅ HÔÏP. Trong maïch soá, maïch toå hôïp laø maïch maø trò soá oån ñònh cuûa tín hieäu ra ôû thôøi ñieåm baát kyø chæ phuï thuoäc vaøo toå hôïp caùc giaù trò tín hieäu ngoû vaøo ôû thôøi ñieåm ñoù.Trong maïch toå hôïp, traïng thaùi maïch ñieän tröôùc thôøi ñieåm xeùt , töùc tröôùc khi coù tín hieäu ngoû vaøo, khoâng aûnh höôûng ñeán tín hieäu ñaàu ra. Ñaëc ñieåm caáu truùc maïch toå hôïp laø ñöôïc caáu truùc töø caùc coång logic. II/ PHÖÔNG PHAÙP BIEÅU THÒ VAØ PHAÂN TÍCH CHÖÙC NAÊNG LOGIC.

1/ Phöông phaùp bieåu thò chöùc naêng logic. Caùc phöông phaùp thöôøng duøng ñeå bieåu thò chöùc naêng logic cuûa maïch toå hôïp laø haøm soá logic , baûng söï thaät , sô ñoà logic , baûng Karnaugh , cuõng coù khi bieåu thò baèng ñoà thò thôøi gian daïng soùng. Ñoái vôùi vi maïch côõ nhoû (SSI) thöôøng bieåu thò baèng haøm logic. Ñoái vôùi côõ vöøa thöôøng bieåu thò baèng baûng söï thaät, hay laø baûng chöùc naêng.

Baûng chöùc naêng duøng hình thöùc lieät keâ, vôùi möùc logic cao (H) vaø möùc logic thaáp (L) , ñeå moâ taû quan heä logic giöõa tín hieäu ngoû ra vôùi tín hieäu ngoû vaøo cuûa maïch ñieän ñang xeùt. Chæ caàn thay giaù trò logic cho traïng thaùi trong baûng chöùc naêng, thì ta coù baûng söï thaät töông öùng. Maïch toå hôïp. Xn zm Hình 2-1 : Sô ñoà khoái maïch toå hôïp Nhö hình 2-1 cho bieát, thöôøng coù nhieàu tín hieäu ngoû vaøo vaø nhieàu tín hieäu ngoû ra.