Bối cảnh và vấn đề nghiên cứu

Trong kỹ thuật điện tử và công nghệ hiển thị hiện đại, công nghệ đi-ốt phát quang (LED) giữ vai trò then chốt nhờ hiệu suất phát quang cao, khả năng tiết kiệm năng lượng, độ bền cơ học và tính linh hoạt trong việc tạo ra các hiệu ứng chiếu sáng. Việc phát triển các mạch điều khiển hiển thị số lượng lớn LED độc lập hoặc theo chuỗi tuần tự đòi hỏi sự kết hợp chặt chẽ giữa thiết kế phần cứng vi mạch và lập trình logic bán dẫn. Đồ án "Thiết Kế Mạch Điều Khiển 16 LED Đơn" được thực hiện trong khuôn khổ môn học Đồ án Thiết kế hệ thống số tại Khoa Kỹ thuật Điện tử II, Học viện Công nghệ Bưu chính Viễn thông Cơ sở tại TP. Hồ Chí Minh (niên khóa 2024 – 2025, hoàn thành tháng 03/2024), nhằm giải quyết bài toán thiết kế hệ thống hiển thị số ứng dụng vi mạch khả trình CPLD và phần mềm thiết kế mạch chuyên dụng.

Mục tiêu nghiên cứu của đồ án được xác định gồm 6 nhiệm vụ cụ thể:

  1. Phát triển mạch điều khiển LED sử dụng ngôn ngữ mô tả phần cứng Verilog trên môi trường phần mềm ISE của hãng Xilinx, kết hợp giao tiếp với vi xử lý để quản lý độc lập và đồng bộ 16 LED đơn.
  2. Làm chủ kỹ thuật lập trình Verilog trong thiết kế hệ thống số; ứng dụng các cấu trúc dữ liệu và khối điều khiển logic nhằm quản trị trạng thái tín hiệu đầu ra của các LED.
  3. Hiện thực hóa đa dạng các mẫu hiệu ứng chiếu sáng bao gồm: bật/tắt đồng loạt toàn bộ LED, chớp nháy theo mẫu định sẵn, hiệu ứng sáng chạy dịch chuyển từ trái sang phải, từ phải sang trái, từ trong ra ngoài và từ ngoài vào trong.
  4. Ứng dụng công cụ mô phỏng logic trên phần mềm ISE để kiểm tra tính đúng đắn và độ tin cậy của thuật toán điều khiển trước khi nạp vào phần cứng thực tế.
  5. Đo lường, phân tích và đánh giá hiệu năng của hệ thống mạch phần cứng về tốc độ đáp ứng, mức độ tiêu thụ năng lượng và tính ổn định khi vận hành ở các chế độ khác nhau.
  6. Định hướng ứng dụng mô hình vào các hệ thống thực tế như chiếu sáng dân dụng, bảng hiển thị thông tin, thiết bị quảng cáo và đề xuất phương án mở rộng phần cứng.

Đối tượng nghiên cứu trọng tâm là hệ thống mạch điều khiển hiển thị 16 LED đơn, cấu trúc vi mạch logic khả trình CPLD họ CoolRunner-II và quy trình thiết kế mạch in (PCB) trên phần mềm Altium Designer. Phạm vi nghiên cứu giới hạn ở thiết kế mạch in một lớp (Single Layer PCB) kết hợp bo mạch phát triển CPLD X Board sử dụng nguồn cấp 3.3V và 5V.

Cơ sở lý thuyết và phương pháp

Cơ sở lý thuyết của đề tài dựa trên nền tảng điện tử cơ bản, giải tích mạch và kỹ thuật thiết kế hệ thống số:

  • Định luật truyền dẫn điện trở: Điện trở đại diện cho khả năng cản trở dòng điện, tuân theo định luật Ohm: $U = I \cdot R$ (trong đó $U$ là hiệu điện thế tính bằng V, $I$ là cường độ dòng điện tính bằng A, $R$ là điện trở tính bằng $\Omega$). Điện trở được ứng dụng để định mức điện áp và giới hạn dòng qua linh kiện bán dẫn.
  • Lý thuyết tụ điện: Cường độ điện trường bên trong tụ phẳng được xác định bởi công thức: $E = \frac{\delta}{\varepsilon_0 \varepsilon}$ (với $\varepsilon_0$ là hằng số điện môi chân không, $\varepsilon$ là hằng số điện môi tương đối của môi trường; cụ thể: chân không $\varepsilon = 1$, giấy tẩm dầu $\varepsilon = 3.6$, gốm $\varepsilon = 5.5$, mica $\varepsilon = 4/5$).
  • Nguyên lý linh kiện bán dẫn quang: LED 5mm hoạt động dựa trên sự phân cực thuận tiếp giáp P-N với dải điện áp kích hoạt $2.0\text{V} - 2.2\text{V}$ và dòng điện định mức $10\text{mA} - 20\text{mA}$.
  • Cấu trúc vi mạch số: Nền tảng vi mạch logic khả trình phức tạp CPLD (Complex Programmable Logic Device) dòng CoolRunner-II của Xilinx và cấu trúc giao tiếp vi xử lý Cypress CY7C68013L-56.

Phương pháp nghiên cứu thực nghiệm và thiết kế kỹ thuật được triển khai qua 9 bước tuần tự:

  1. Nghiên cứu tài liệu lý thuyết về nguyên lý LED, cấu trúc vi xử lý, ngôn ngữ Verilog/VHDL và các vi mạch số bổ trợ (như IC định thời, IC giải mã 4511, 4518, CD4093).
  2. Nghiên cứu công cụ lập trình và mô phỏng ISE Design Suite 14.7 của Xilinx.
  3. Khảo sát sơ đồ chân và cấu trúc phần cứng của Kit thực hành CPLD X Board.
  4. Đọc hiểu và phân tích các dự án kỹ thuật tương đương để tối ưu hóa giải pháp thiết kế.
  5. Thảo luận nhóm chuyên môn để phân chia nhiệm vụ và thống nhất giải pháp sơ đồ khối.
  6. Thiết kế mô hình phần cứng: Vẽ sơ đồ nguyên lý (Schematic) và layout mạch in (PCB) trên phần mềm Altium Designer.
  7. Xây dựng và tối ưu mã nguồn điều khiển phần cứng bằng ngôn ngữ Verilog.
  8. Nạp chương trình qua chuẩn giao tiếp JTAG lên chip CPLD và thực nghiệm kiểm chứng trên phần cứng thực tế.
  9. Đo kiểm, hiệu chỉnh lỗi, tổng hợp số liệu và tiến hành nghiệm thu đồ án.

Thiết kế và triển khai hệ thống

Hệ thống điều khiển 16 LED đơn được thiết kế tích hợp giữa khối điều khiển trung tâm (Kit CPLD X Board) và khối mạch hiển thị mở rộng (Board LED PCB).

1. Kiến trúc phần cứng và đặc tính Kit CPLD X Board

Trọng tâm xử lý logic của hệ thống là vi mạch CPLD CoolRunner-II mã hiệu XC2C256-TQ144 kết hợp cùng vi xử lý Cypress CY7C68013L-56 phụ trách cầu nối truyền thông. Các khối chức năng phần cứng chính bao gồm:

  • Bộ xử lý trung tâm CPLD: Chip XC2C256 đóng gói dạng TQ144 chân, vận hành ở mức điện áp chuẩn 3.3V, quản lý việc định thời và xuất tín hiệu điều khiển logic cho 16 kênh LED.
  • Vi xử lý phụ trợ CY7C68013L-56: Sử dụng bộ dao động thạch anh tần số tối đa 24 MHz, kết nối giao tiếp qua Bus Port A, phục vụ cấu hình nạp và truyền nhận dữ liệu tốc độ cao qua giao thức USB 2.0.
  • Khối giao tiếp và ngoại vi tích hợp trên kit: Bao gồm cổng nạp chuẩn J14 (JTAG); cổng kết nối USB (JP3); cầu nhảy chọn nguồn ngoài JP2; bộ chuyển đổi tín hiệu tương tự sang số ADC 16-bit gửi dữ liệu lên máy tính; khối tạo xung J11 với 3 dải tần số lựa chọn ($10\text{ KHz}$, $100\text{ KHz}$, $1000\text{ KHz}$); 12 LED đơn tích hợp; 2 nút nhấn chức năng; các cổng mở rộng tín hiệu gồm các cụm header 6 chân (kèm chân cấp nguồn $V_{CC}=3.3\text{V}$, GND), port 16 chân và port 26 chân.
+-------------------------------------------------------------------+
|                        KIT CPLD X BOARD                           |
|                                                                   |
|   +-----------------------+           +-----------------------+   |
|   |   USB Port (JP3) /    |           |  Bộ dao động xung J11 |   |
|   | Micro Processor       |           |  (10 / 100 / 1000 KHz)|   |
|   | CY7C68013L-56 (24MHz) |           +-----------+-----------+   |
|   +-----------+-----------+                       |               |
|               |                                   |               |
|   +-----------+-----------------------------------+-----------+   |
|   |            CHIP CPLD COOLRUNNER-II XC2C256-TQ144          |   |
|   |               (Điện áp hoạt động: 3.3V)                   |   |
|   +-----------------------------+-----------------------------+   |
|                                 |                                 |
|               +-----------------+-----------------+               |
|               |                                   |               |
|   +-----------+-----------+           +-----------+-----------+   |
|   | Cổng nạp JTAG (J14) / |           | Cổng I/O mở rộng      |   |
|   | Ngoại vi: 12 LED,     |           | (Header 6/16/26 chân, |   |
|   | 2 Nút bấm, ADC 16-bit |           | Bus tín hiệu)         |   |
|   +-----------------------+           +-----------+-----------+   |
+---------------------------------------------------|---------------+
                                                    |
                                    [ Dây Bus / Header 2.54mm ]
                                                    |
+---------------------------------------------------|---------------+
|                       MẠCH HIỂN THỊ 16 LED ĐƠN                    |
|                                                                   |
|   +-----------------------------------------------+-----------+   |
|   | 16 Kênh LED 5mm (Xanh/Đỏ) + Điện trở hạn dòng |           |   |
|   | Thiết kế PCB 1 lớp (Bottom Layer), Dây nguồn 1.0mm/0.5mm  |   |
|   +-----------------------------------------------------------+   |
+-------------------------------------------------------------------+

2. Quy trình thiết kế mạch in trên phần mềm Altium Designer

Mạch hiển thị 16 LED được thiết kế chi tiết trên phần mềm Altium qua hai giai đoạn chuẩn hóa:

Bước thực hiện Thao tác và lệnh thiết lập Yêu cầu kỹ thuật và thông số chuẩn
Vẽ sơ đồ nguyên lý (Schematic) Khởi tạo Project, tạo file .SchDoc, lấy linh kiện từ thư viện (TI, Microchip, Atmel). Sử dụng lệnh Ctrl + W để nối dây; gán Net Label, GND, VDD; đặt tên linh kiện tự động bằng tổ hợp phím T + A + N + Enter. Kiểm tra lỗi kết nối logic và chân hở bằng lệnh biên dịch C C. Mạch đạt chuẩn khi không phát sinh lỗi cảnh báo.
Chuyển đổi sang PCB Tạo file .PcbDoc, cập nhật linh kiện từ Schematic sang PCB bằng tổ hợp phím D + U. Chọn Validate Changes và Execute Changes. Dùng tính năng Cross Probe để truy vết linh kiện bị lỗi chân/3D về Schematic để sửa.
Thiết lập Design Rules Mở menu Design $\rightarrow$ Rules: Thiết lập quy tắc điện và hình học. - Khoảng cách an toàn (Clearance): Thiết lập giữa đường đồng và chân linh kiện.
- Kích thước dây (Routing Width): Dây cấp nguồn ($V_{CC}$, GND) đặt độ rộng 1.0 mm; dây tín hiệu thông thường đặt độ rộng 0.5 mm.
- Thông số lỗ Via (Routing Vias): Chuẩn hóa kích thước khoan và vành đệm.
Bố trí và đi dây (Routing) Căn chỉnh linh kiện bằng Ctrl + Shift + H (canh đều ngang) và phím A (căn lề). Sử dụng phím 3 để đổi độ rộng dây, phím L để chuyển lớp dây. Áp dụng đi dây thủ công trên lớp Bottom (Bottom Layer). Quy tắc bắt buộc: Chỉ đi đường mạch theo góc tù, tuyệt đối không đi góc vuông ($90^\circ$).
Hoàn thiện bo mạch Định hình viền bo mạch bằng phím Tab và tổ hợp D + S + D. Ghi tên mạch dạng chữ ngược (Mirror Text) trên lớp Bottom để khi gia công ăn mòn không bị lật chữ. Phủ đồng mass bằng tổ hợp phím P + G + Tab. Kiểm tra toàn bộ quy tắc thiết kế (Design Rule Check - DRC) bằng phím tắt T D R để phát hiện ngắn mạch, hở mạch hoặc vi phạm khoảng cách trước khi xuất file gia công.

3. Quy trình lập trình và nạp chip trên phần mềm Xilinx ISE

  1. Khởi động môi trường ISE Design Suite 14.7.
  2. Tạo dự án mới qua File $\rightarrow$ New Project, đặt tên dự án và chỉ định thư mục lưu trữ Project Location.
  3. Chọn kiểu mã nguồn cấp cao nhất Top-level source type là HDL (Verilog).
  4. Thiết lập cấu hình thiết bị phần cứng đích: Họ thiết bị CoolRunner-II CPLD, dòng linh kiện XC2C256, kiểu chân TQ144.
  5. Viết mã nguồn Verilog mô tả các trạng thái chuyển mạch LED, phân chia tần số từ khối dao động gốc và gán chân I/O tương thích với sơ đồ chân thực tế của X Board.
  6. Tiến hành tổng hợp mạch (Synthesize - XST), phân bổ vị trí chân (Implement Design), tạo file cấu hình .jed và nạp xuống vi mạch CPLD qua cáp giao tiếp JTAG.

Nội dung chính theo từng chương

Chương 1: Giới thiệu linh kiện của phần cứng

Chương 1 hệ thống hóa toàn bộ các linh kiện thụ động, linh kiện bán dẫn và phụ kiện đấu nối được sử dụng để xây dựng mạch phần cứng hiển thị 16 LED:

  • Hàng rào kết nối (Header Pins):
    • Rào cái (Female Header): Khoảng cách giữa hai chân (pitch) đạt chuẩn $2.54\text{ mm}$, kiểu chân cắm xuyên lỗ (Through-hole) gắn bằng phương pháp hàn mạch, gồm 1 hàng chân với cấu hình 4 chân thẳng, vật liệu tiếp điểm bằng đồng, khả năng chịu dòng điện định mức $1\text{A}$ và điện áp định mức lên đến $500\text{V AC}$.
    • Rào đực (Male Header): Khoảng cách chân chuẩn $2.54\text{ mm}$, cấu hình 1 hàng 40 chân thẳng dạng xuyên lỗ hàn mạch, không có vỏ bọc (unshielded), vật liệu tiếp điểm bằng đồng mạ vàng nhằm giảm điện trở tiếp xúc và chống oxy hóa, dòng điện định mức $1\text{A}$.
  • Điện trở hạn dòng: Được bố trí nối tiếp với từng LED để định mức điện áp rơi và khống chế dòng điện làm việc của LED, ngăn ngừa hiện tượng quá dòng gây hỏng tiếp giáp bán dẫn.
  • Tụ điện: Phân tích chi tiết hai nhóm tụ phân cực (tụ hóa) và tụ không phân cực (tụ gốm), trình bày hằng số điện môi thực nghiệm của các chất cách điện ($\varepsilon_{\text{chân không}}=1$, $\varepsilon_{\text{giấy tẩm dầu}}=3.6$, $\varepsilon_{\text{gốm}}=5.5$, $\varepsilon_{\text{mica}}=4/5$) nhằm phục vụ lọc nhiễu nguồn và ổn định xung.
  • Đi-ốt phát quang (LED 5mm): Sử dụng các LED đơn kích thước đường kính $5\text{ mm}$ ánh sáng màu xanh và đỏ, chiều dài chân cắm $16\text{ mm}$, dải điện áp kích hoạt $2.0\text{V} - 2.2\text{V}$, dòng tiêu thụ từ $10\text{mA} - 20\text{mA}$.
  • Hệ thống dây Bus và vi mạch phụ trợ: Sử dụng cáp bẹ nhiều sợi để kết nối liên khối; báo cáo đồng thời lập bảng thông số chân của các IC số mở rộng gồm IC giải mã BCD sang LED 7 đoạn 4511 (Bảng 1), IC đếm nhị phân/BCD kép 4518 (Bảng 2), IC cổng logic NAND Schmitt Trigger CD4093 (Bảng 3) và Bảng giá trị điều khiển LED 7 đoạn (Bảng 4).

Chương 2: Công cụ thiết kế

Chương 2 trình bày chi tiết về phần cứng thực hành CPLD và hai phần mềm thiết kế chuyên ngành:

  • Kit thực hành CPLD X Board:
    • Sử dụng vi mạch CPLD CoolRunner-II XC2C256-TQ144 kết hợp cùng vi xử lý Cypress CY7C68013L-56 hoạt động với thạch anh 24 MHz, tích hợp sẵn bộ ADC 16-bit, bộ tạo xung nhịp ba dải ($10\text{ KHz}$, $100\text{ KHz}$, $1000\text{ KHz}$), 12 LED đơn, 2 nút bấm, hệ thống port giao tiếp 6 chân, 16 chân, 26 chân với mức nguồn vận hành chuẩn $3.3\text{V}$.
    • Khảo sát chi tiết sơ đồ chân kết nối I/O của chip CoolRunner-II với khối LED đơn, khối JTAG (J14), khối chọn nguồn (JP1, JP2, JP3) và khối tạo xung (J11).
  • Phần mềm Altium Designer:
    • Giới thiệu khả năng vẽ mạch nguyên lý, thiết kế mạch in nhiều lớp, tích hợp thư viện linh kiện toàn diện và khả năng nhập file thiết kế từ các môi trường khác (OrCAD, Proteus, Eagle) cũng như xuất dữ liệu chuẩn CAD/CAM, CNC để gia công mạch.
    • Hướng dẫn chi tiết từng thao tác thiết kế: Tạo Project, vẽ Schematic, liên kết chuyển đổi linh kiện sang PCB, thiết lập luật thiết kế (Clearance, Routing Width 1.0mm cho nguồn và 0.5mm cho tín hiệu, Routing Vias), căn chỉnh khoảng cách, kỹ thuật đi dây một lớp tránh góc vuông $90^\circ$, viết chữ ngược trên lớp Bottom, phủ đồng Polygon và chạy kiểm tra lỗi DRC bằng phím T D R.
  • Phần mềm ISE Design Suite 14.7:
    • Hướng dẫn các bước thiết lập dự án mới, lựa chọn dòng chip CPLD CoolRunner-II, cấu hình tổng hợp logic và nạp mã máy thông qua giao thức truyền dữ liệu JTAG.

Chương 3: Thiết kế và sản phẩm

Chương 3 tập trung thuyết minh giải pháp hiện thực hóa sản phẩm thực tế:

  • Kiến trúc các khối chức năng: Phân tích sơ đồ nguyên lý và sơ đồ mạch in của 7 khối mạch: Khối Nguồn, Khối Phát, Khối Thu, Khối Hiển Thị, Khối Đếm, Khối Giải Mã và Khối Chuông.
  • Thiết kế mạch in hoàn chỉnh: Trình bày bản vẽ sơ đồ nguyên lý (Hình 56), sơ đồ mạch PCB (Hình 57), hình ảnh mô phỏng 3D mặt trên (Hình 58), mô phỏng 3D mặt dưới (Hình 59), cùng hình ảnh chụp sản phẩm gia công thực tế mặt trên (Hình 60) và mặt dưới (Hình 61).
  • Giải thuật điều khiển Verilog: Thuyết minh mã nguồn Verilog quản lý các thanh ghi trạng thái, các bộ chia tần số từ xung clock đầu vào để tạo độ trễ mắt nhìn thấy được, và bảng giải mã trạng thái logic xuất tín hiệu điều khiển ra 16 chân I/O tương ứng với 16 LED đơn.
  • Nguyên lý hoạt động tổng thể: Phối hợp đồng bộ giữa khối xử lý CPLD xuất dữ liệu điều khiển qua các cổng rào kết nối $2.54\text{ mm}$ đến mạch hiển thị, kích dẫn các kênh LED phát sáng theo các mẫu chuỗi hiệu ứng tuần tự.

Kết quả và đóng góp

1. Kết quả kỹ thuật đạt được

Đồ án đã thiết kế và chế tạo thành công mạch phần cứng hoàn chỉnh kết hợp cùng chương trình điều khiển logic được nạp trên chip CPLD, đạt các thông số kỹ thuật thực tế sau:

Hạng mục / Khối mạch Thông số kỹ thuật ghi nhận trong đồ án
Vi mạch điều khiển CPLD Xilinx CoolRunner-II XC2C256 đóng gói dạng TQ144 chân
Điện áp vận hành mạch $3.3\text{V}$ (nguồn Kit CPLD) và $5.0\text{V}$ (nguồn ngoài)
Kênh hiển thị 16 LED đơn loại $5\text{ mm}$ (màu xanh lá và đỏ), điện áp kích hoạt $2.0\text{V} - 2.2\text{V}$, dòng $10\text{mA} - 20\text{mA}$
Quy cách kết nối I/O Rào đực 40 chân mạ vàng (pitch $2.54\text{ mm}$, $1\text{A}$); Rào cái 4 chân (pitch $2.54\text{ mm}$, $500\text{V AC}$, $1\text{A}$)
Quy chuẩn mạch in (PCB) Mạch in 1 lớp (Bottom Layer); Dây nguồn rộng $1.0\text{ mm}$; Dây tín hiệu rộng $0.5\text{ mm}$; Phủ đồng toàn bộ mặt dưới
Bộ xung nhịp tham chiếu $10\text{ KHz}$, $100\text{ KHz}$, $1000\text{ KHz}$ (từ khối J11) và thạch anh $24\text{ MHz}$ (từ CY7C68013L-56)
Môi trường phần mềm Altium Designer (thiết kế PCB) và ISE Design Suite 14.7 (lập trình Verilog / nạp JTAG)

2. Các mẫu hiệu ứng ánh sáng đã kiểm chứng

Hệ thống phần cứng và mã nguồn Verilog vận hành chính xác các chế độ điều khiển:

  • Bật sáng và tắt đồng loạt toàn bộ 16 LED.
  • Hiệu ứng nhấp nháy đồng bộ toàn mạch theo tần số định thời.
  • Hiệu ứng sáng chạy dịch chuyển bit một chiều từ trái sang phải.
  • Hiệu ứng sáng chạy dịch chuyển bit đảo chiều từ phải sang trái.
  • Hiệu ứng sáng dồn và quét đối xứng từ hai biên vào trung tâm (ngoài vào trong).
  • Hiệu ứng sáng quét phân kỳ từ trung tâm tỏa ra hai biên (trong ra ngoài).

3. Đóng góp của đề tài

  • Xây dựng thành công quy trình kỹ thuật hoàn chỉnh tích hợp giữa việc thiết kế mạch in một lớp trên phần mềm Altium Designer và lập trình logic trên chip CPLD CoolRunner-II qua phần mềm ISE 14.7.
  • Chuẩn hóa bộ tài liệu hướng dẫn thiết kế PCB với các quy tắc thực nghiệm cụ thể (cách đặt kích thước dây nguồn $1.0\text{ mm}$ / dây tín hiệu $0.5\text{ mm}$, nguyên tắc đi dây góc tù tránh góc $90^\circ$, quy tắc viết chữ ngược mặt Bottom, phủ đồng polygon và kiểm tra lỗi TDR).

Hạn chế và hướng nghiên cứu tiếp

1. Hạn chế

  • Hạn chế phần cứng: Mạch in được thiết kế theo cấu trúc một lớp (Single Layer Bottom) nên mật độ đường dây bị giới hạn, việc bố trí linh kiện phải sử dụng nhiều điểm nối dây phụ; mạch chưa tích hợp các bộ đệm công suất chuyên dụng cho các tải tiêu thụ dòng lớn hơn.
  • Hạn chế chức năng điều khiển: Mạch mới tập trung vào hiển thị chuỗi hiệu ứng cơ bản trên 16 LED đơn cố định, chưa khai thác hết các ngoại vi tích hợp sẵn trên Kit CPLD như bộ biến đổi ADC 16-bit hay cổng truyền thông tốc độ cao của vi xử lý Cypress CY7C68013L-56.

2. Hướng phát triển

  • Mở rộng số lượng kênh hiển thị: Thiết kế nâng cấp phần cứng để điều khiển ma trận LED (Matrix LED), màn hình LED 7 đoạn (dựa trên cấu hình các IC đếm/giải mã 4511, 4518 đã khảo sát) hoặc bảng quảng cáo kích thước lớn.
  • Phát triển phần mềm: Bổ sung các chế độ chiếu sáng phức tạp, lập trình tích hợp điều khiển tương tác trực tiếp qua hệ thống nút nhấn ngoài và nhận lệnh điều khiển thời gian thực từ máy tính thông qua bus USB của vi xử lý CY7C68013L-56.

Giá trị tham khảo

Tài liệu đồ án là nguồn tham khảo kỹ thuật trực tiếp cho các đối tượng:

  • Sinh viên ngành Kỹ thuật Điện tử, Viễn thông, Công nghệ Kỹ thuật Phần cứng và Hệ thống nhúng: Phục vụ nghiên cứu trong các học phần Đồ án Thiết kế hệ thống số, Vi mạch số, Thiết kế vi mạch bán dẫn và Thực tập thiết kế mạch điện tử.
  • Các nhóm nghiên cứu thiết kế vi mạch: Cung cấp tài liệu tham khảo chi tiết về sơ đồ chân, cấu trúc phần cứng và phương thức cấu hình nạp chip CPLD họ CoolRunner-II XC2C256-TQ144 trên kit thực hành X Board.
  • Kỹ sư thiết kế PCB cơ bản: Cung cấp quy trình từng bước chuẩn hóa về thiết lập Design Rules trên phần mềm Altium Designer (quy định độ rộng dây nguồn $1.0\text{ mm}$, dây tín hiệu $0.5\text{ mm}$, góc đi dây $\ge 135^\circ$, kỹ thuật in chữ ngược mặt dưới và phương pháp phủ đồng Polygon).

Câu hỏi thường gặp

1. Vi mạch CPLD được sử dụng trong đồ án là loại nào và có những thông số phần cứng chính nào?

Hệ thống sử dụng chip CPLD CoolRunner-II XC2C256-TQ144 của hãng Xilinx trên Kit thực hành X Board. Chip vận hành ở mức điện áp $3.3\text{V}$, tích hợp trên bo mạch cùng vi xử lý Cypress CY7C68013L-56 (tần số thạch anh $24\text{ MHz}$), bộ chuyển đổi ADC 16-bit, khối tạo xung J11 ($10\text{ KHz}$, $100\text{ KHz}$, $1000\text{ KHz}$), cổng nạp JTAG (J14), 12 LED đơn tích hợp và 2 công tắc nhấn.

2. Trong quy trình thiết kế mạch in Altium cho mạch hiển thị, các thông số kỹ thuật về đường dây và quy tắc đi dây được quy định như thế nào?

Trong phần Design Rules của Altium, nhóm tác giả thiết lập:

  • Đường dây cấp nguồn ($V_{CC}$, GND): Độ rộng $1.0\text{ mm}$.
  • Đường dây tín hiệu thông thường: Độ rộng $0.5\text{ mm}$.
  • Quy tắc hình học: Tuyệt đối không đi dây góc vuông ($90^\circ$), chỉ đi dây theo góc tù.
  • Lớp mạch: Thiết kế trên lớp đáy (Bottom Layer), văn bản định danh phải đặt dạng chữ ngược (Mirror) và phủ đồng toàn bộ bằng phím tắt P + G + Tab.

3. Thông số kỹ thuật định mức của LED 5mm và các hàng rào kết nối trong phần cứng là bao nhiêu?

  • LED 5mm: Chiều dài chân $16\text{ mm}$, điện áp hoạt động $2.0\text{V} - 2.2\text{V}$, cường độ dòng điện định mức $10\text{mA} - 20\text{mA}$, ánh sáng màu xanh lá và đỏ.
  • Rào đực 40 chân: Khoảng cách chân $2.54\text{ mm}$, chân cắm xuyên lỗ thẳng, chân đồng mạ vàng, dòng định mức $1\text{A}$.
  • Rào cái 4 chân: Khoảng cách chân $2.54\text{ mm}$, chân cắm xuyên lỗ thẳng, chân đồng, dòng định mức $1\text{A}$, điện áp định mức $500\text{V AC}$.

4. Phần mềm ISE Design Suite phiên bản nào được sử dụng và đảm nhận vai trò gì trong đồ án?

Đồ án sử dụng phiên bản ISE Design Suite 14.7 của Xilinx. Phần mềm có nhiệm vụ quản lý dự án HDL, hỗ trợ soạn thảo mã nguồn mô tả phần cứng bằng ngôn ngữ Verilog, kiểm tra cú pháp, tổng hợp logic mạch số và nạp file thực thi .jed xuống chip CPLD CoolRunner-II qua cáp giao tiếp JTAG.

5. Hệ thống đã hiện thực hóa được những hiệu ứng điều khiển ánh sáng cụ thể nào trên 16 LED đơn?

Mạch điều khiển 16 LED đơn thực thi 6 chế độ chiếu sáng gồm: bật sáng toàn bộ 16 LED, tắt toàn bộ 16 LED, nhấp nháy đồng loạt theo chu kỳ định thời, sáng dịch chuyển từ trái sang phải, sáng dịch chuyển từ phải sang trái, sáng quét đối xứng từ ngoài vào trong và sáng quét phân kỳ từ trong ra ngoài.

Kết luận

Báo cáo đồ án "Thiết Kế Mạch Điều Khiển 16 LED Đơn" đã hoàn thành trọn vẹn mục tiêu thiết kế phần cứng và lập trình logic cho hệ thống hiển thị số ứng dụng vi mạch khả trình CPLD CoolRunner-II XC2C256-TQ144. Hệ thống mạch in 1 lớp được thiết kế chuẩn xác trên phần mềm Altium Designer, kết hợp cùng chương trình Verilog biên dịch qua ISE Design Suite 14.7, đáp ứng tốt các hiệu ứng điều khiển ánh sáng 16 kênh độc lập ở mức điện áp 3.3V và 5V. Kết quả nghiên cứu cung cấp mô hình thực nghiệm trực quan, có giá trị ứng dụng cao cho công tác học tập, nghiên cứu thiết kế vi mạch số và phát triển các hệ thống hiển thị điện tử mở rộng.