TỔNG QUAN VỀ GIÁO TRÌNH: VI MẠCH SỐ LẬP TRÌNH

Tổng quan về giáo trình

Giáo trình môn đun Vi mạch số lập trình được biên soạn bởi Bộ môn Điện tử thuộc Khoa Kỹ thuật điện – Công nghệ, Trường Trung cấp Công nghệ và Du lịch Hà Nội, ban hành theo Quyết định số 32/QĐ-CNDL ngày 28 tháng 02 năm 2023. Trong cấu trúc chương trình đào tạo nghề Công nghệ kỹ thuật điện – điện tử (áp dụng cho các cấp độ đào tạo kỹ thuật từ trung cấp đến cao đẳng/đại học chuyên ngành), môn đun này giữ vai trò là học phần kỹ thuật chuyên ngành then chốt, kết nối giữa lý thuyết mạch logic số cơ bản và kỹ thuật thiết kế phần cứng khả trình hiện đại.

Mục tiêu học tập của giáo trình tập trung vào việc trang bị cho người học:

  • Hệ thống hóa tiến trình phát triển và kiến trúc phần cứng của các dòng vi mạch logic lập trình (Programmable Logic Devices - PLDs).
  • Nguyên lý tổ chức mảng logic khả trình (PROM, PLA, PAL, GAL, PEEL, PML, ERASIC, LCA/FPGA, CPLD).
  • Kỹ năng phân tích, tối thiểu hóa hàm Boole và hiện thực hóa mạch logic tổ hợp, mạch tuần tự trên thiết bị PLD.
  • Cú pháp và phương pháp lập trình bằng ngôn ngữ mô tả phần cứng ABEL (Advanced Boolean Expression Language) và VHDL.
  • Quy trình mô phỏng, kiểm tra vector và tổng hợp thiết kế trên phần mềm chuyên dụng isp Synario của hãng Lattice Semiconductor.

Giáo trình gồm 5 bài học chính được tổ chức theo trình tự sư phạm chặt chẽ:

  1. Bài 1: Giới thiệu chung về PLDs
  2. Bài 2: Mảng logic lập trình
  3. Bài 3: Ngôn ngữ ABEL
  4. Bài 4: Họ CPLD
  5. Bài 5: Phần mềm isp Synario

Điểm đặc thù của tài liệu là phương pháp tiếp cận gắn liền giữa phân tích sơ đồ kiến trúc bán dẫn chi tiết (các mảng cổng AND/OR, macrocell ngõ ra OLMC, cơ chế nạp/xóa $E^2CMOS$) với công cụ tự động hóa thiết kế điện tử (EDA), hỗ trợ người học chuyển đổi trực tiếp từ phương trình logic sang vi mạch thực tế.

Nội dung kiến thức cốt lõi

Các chương/chủ đề chính

Cấu trúc nội dung giáo trình được triển khai theo tiến trình logic từ cấu trúc phần cứng sơ cấp đến các công cụ mô tả và vi mạch tích hợp mật độ cao:

[Lịch sử & Phân loại PLD] ➔ [Cấu trúc Mảng Logic (PLA/PAL/GAL)] ➔ [Ngôn ngữ ABEL] ➔ [Kiến trúc CPLD ispLSI] ➔ [Quy trình EDA với Synario]

  • Bài 1: Giới thiệu chung về PLDs
    Trình bày lịch sử phát triển của PLD từ năm 1975 với vi mạch PLA 82S100 (thuộc họ Integrated Fuse Logic - IFL của Signetics do Napoleon Cavlan phát triển), tiếp nối bởi cấu trúc PAL của John Martin Birkner tại MMI (Monolithic Memories Inc.) vào năm 1978. Giới thiệu cấu tạo và thông số kỹ thuật của 10 họ vi mạch tiêu biểu: PROM (như WS57C256F, CY7C245), FPLA, FPLS (PLS157), FPGA (82S103), PAL (PAL16L8, PAL16R4/6/8, PAL22V10), GAL (GAL16V8 của Lattice Semiconductor), PEEL, PML (PMLS 501 dùng cấu trúc foldback NAND), ERASIC (XL78C800 dùng mảng NOR) và LCA (XC2064, XC2018 dùng RAM động của Xilinx). Khảo sát 8 phần mềm biên dịch chuẩn: PALASM 2, AMAZE, PLAN, HELD, PLPL, APEEL, IPLDS II (sử dụng thuật giải rút gọn Espresso II-MV của Đại học California), CUPL và ABEL; cùng tiêu chuẩn định dạng dữ liệu JEDEC 3 / 3-A.

  • Bài 2: Mảng logic lập trình
    Phân tích kiến trúc mảng logic tổ hợp dạng tổng các tích số (Sum of Products - SOP). So sánh nguyên lý mảng AND lập trình kết hợp mảng OR lập trình (PLA) với mảng AND lập trình kết hợp mảng OR cố định (PAL). Khảo sát chi tiết cấu trúc vi mạch GAL16V8C và ispGAL22V10: kiến trúc khối vĩ mô ngõ ra OLMC (Output Logic Macrocells), các bít điều khiển toàn cục SYN, AC0, bít cực tính XOR, bít AC1; 3 chế độ hoạt động OLMC: Simple, Complex và Registered; cơ chế nạp trước (preloading), reset khi mở nguồn ($t_{pr} \le 1\mu s$), bít bảo mật (security bit) và chữ ký điện tử (User Electronic Signature - UES).

  • Bài 3: Ngôn ngữ ABEL
    Cung cấp cú pháp hoàn chỉnh của ngôn ngữ ABEL từ Data I/O: cấu trúc file nguồn, khai báo chân (pin declarations), chỉ số tập hợp (sets), các toán tử logic (!, &, #, $), toán tử số học, toán tử so sánh và thứ tự ưu tiên. Hướng dẫn 3 phương pháp mô tả chức năng: phương trình logic Boole (equations), bảng chân lý (truth tables) và mô tả máy trạng thái (state diagrams).

  • Bài 4: Họ CPLD
    Phân tích cấu trúc vi mạch logic lập trình phức hợp ispLSI 1016 của hãng Lattice Semiconductor. Trình bày các thông số điện thế và dòng điện DC, đặc tính lưu trữ dữ liệu, mô hình thời gian (timing model), độ trễ truyền dẫn qua khối định tuyến toàn cục (GRB) đến khối logic chung (GLB) và đặc tính tiêu thụ công suất.

  • Bài 5: Phần mềm isp Synario
    Trình bày môi trường thiết kế tích hợp Synario: yêu cầu hệ thống, quy trình nhập module VHDL, nhập sơ đồ nguyên lý (schematic), thiết lập thuộc tính, tạo vector thử (test vectors), biên dịch, mô phỏng chức năng, mô phỏng dạng sóng thời gian thực và thích ứng thiết kế với thiết bị phần cứng của Lattice Semiconductor.

Kiến thức nền tảng được xây dựng

Nền tảng lý thuyết Nguyên lý kỹ thuật cốt lõi Khung tiêu chuẩn & Cấu trúc
• Đại số logic Boole
• Biến đổi De Morgan
• Dạng chuẩn tắc SOP
• Tối thiểu hóa bằng bảng Karnaugh
• Thuật giải Espresso II-MV		 • Cơ chế nối cầu chì (fuse-link)
• Công nghệ ô nhớ $E^2CMOS$
• Kiến trúc ngõ ra 3 trạng thái
• Nguyên lý nạp trước (Preload) và Reset tự động
• Lập trình trong hệ thống (isp) qua nguồn 5V		 • Cấu trúc ma trận logic AND-OR
• Kiến trúc Macrocell ngõ ra (OLMC)
• Cấu trúc khối I/O (IOB) và logic (CLB)
• Tiêu chuẩn JEDEC 3 và 3-A
• Mô hình máy trạng thái hữu hạn

Kỹ năng phát triển

  • Kỹ năng kỹ thuật (Technical skills): Cấu hình các chế độ phần cứng Simple/Complex/Registered trên vi mạch GAL; thiết lập cực tính ngõ ra mức cao (Active High) hoặc mức thấp (Active Low); lập trình trong hệ thống qua 4 đường tín hiệu nối tiếp; viết mã mô tả phần cứng bằng ABEL-HDL và VHDL.
  • Kỹ năng phân tích (Analytical skills): Phân tích ma trận đặc tính logic; đánh giá sự tối ưu giữa việc chia sẻ tích số chung trong PLA và tốc độ truyền tín hiệu trong PAL; tính toán thời gian trễ lan truyền ($t_{pd} = 5\text{ ns} - 7.5\text{ ns}$) và tần số làm việc cực đại ($f_{max} = 111\text{ MHz} - 166\text{ MHz}$).
  • Kỹ năng thực hành (Practical competencies): Sử dụng phần mềm isp Synario để vẽ sơ đồ nguyên lý mạch số, soạn thảo tập tin kiểm tra (test vectors), thực hiện mô phỏng kiểm chứng dạng sóng logic và nạp tập tin JEDEC vào vi mạch thực tế.

Phương pháp giảng dạy và học tập

Giáo trình áp dụng phương pháp sư phạm kỹ thuật thực nghiệm, kết hợp tuần tự giữa lý thuyết phân tích cấu trúc phần cứng và thực hành tự động hóa thiết kế (EDA).

[Lý thuyết cấu trúc / Đại số Boole] ➔ [Phân tích & Tối thiểu hóa hàm] ➔ [Mô tả ABEL / VHDL / Schematic] ➔ [Mô phỏng Vector Synario] ➔ [Tổng hợp nạp chip JEDEC]

Bài tập và tình huống thiết kế mẫu (Case Studies)

Tài liệu cung cấp các bài toán thiết kế mạch logic tổ hợp điển hình để làm rõ phương pháp luận:

  1. Bộ chuyển đổi mã BCD sang mã Gray 4-bit:

    • Thiết lập bảng chân lý cho 4 biến đầu vào ($A, B, C, D$) và 4 biến đầu ra ($W, X, Y, Z$).
    • Sử dụng bìa Karnaugh để tối thiểu hóa các hàm logic: $$\begin{aligned} W &= A + B\cdot D + B\cdot C \ X &= B \ Y &= B + C \ Z &= \dots \end{aligned}$$
    • Triển khai trên thiết bị PAL do tập hàm không chứa các tích số chung, tối ưu hóa việc sử dụng các cổng OR 4 đầu vào.

  2. Bộ so sánh hai số nhị phân 2-bit ($AB$ và $CD$):

    • Thiết lập các phương trình cho 4 hàm đầu ra: bằng nhau ($EQ$), không bằng nhau ($NE$), nhỏ hơn ($LT$) và lớn hơn ($GT$): $$\begin{aligned} EQ &= \overline{A},\overline{B},\overline{C},\overline{D} + \overline{A}B\overline{C}D + AB C D + A\overline{B}C\overline{D} \ NE &= A\overline{C} + \overline{A}C + B\overline{D} + \overline{B}D \ LT &= \overline{A}C + \overline{A},\overline{B}D + \overline{B}CD \ GT &= A\overline{C} + AB\overline{D} + B\overline{C},\overline{D} \end{aligned}$$
    • Phân tích thấy xuất hiện 14 tích số, trong đó có 2 tích số chung ($A\overline{C}$ và $\overline{A}C$) được sử dụng lặp lại giữa các hàm. Giáo trình chứng minh việc hiện thực hóa mạch này bằng thiết bị PLA mang lại hiệu quả tiết kiệm phần cứng cao hơn so với PAL.

Phương pháp đánh giá và hướng dẫn tự học

  • Phương pháp đánh giá: Kiểm tra khả năng tối thiểu hóa phương trình logic, mức độ chính xác cú pháp file nguồn ABEL/VHDL, tính đúng đắn của bảng sự thật và kết quả mô phỏng dạng sóng trên phần mềm isp Synario.
  • Hướng dẫn tự học: Sinh viên sử dụng bảng tra cứu thông số kỹ thuật (datasheet) của các dòng linh kiện LATTICE (GAL16V8, ispGAL22V10, ispLSI 1016); phân tích cấu trúc thanh ghi, đường hồi tiếp mảng AND; tự xây dựng các module kiểm tra (test fixture) và đối chiếu kết quả mô phỏng với bảng trạng thái thiết kế.

Điểm nổi bật và cập nhật công nghệ

Giáo trình ghi nhận các bước chuyển giao công nghệ cốt lõi trong ngành kỹ thuật điện tử:

  • Thay thế vi mạch logic rời rạc (SSI/MSI): Phân tích rõ nhược điểm của phương pháp thiết kế truyền thống sử dụng các cổng logic rời rạc họ 74xx (kích thước bo mạch lớn, tiêu thụ nhiều năng lượng, tỷ lệ lỗi cao, chi phí thi công lớn). Giáo trình nêu rõ một vi mạch mảng logic (PAL/PLA) có khả năng thay thế tương đương từ 5 đến 15 vi mạch số rời rạc.
  • Ứng dụng công nghệ bán dẫn $E^2CMOS$: So với công nghệ lưỡng cực (bipolar) dùng cầu chì nhiệt không thể tái lập trình hoặc công nghệ EPROM cần xóa bằng tia cực tím (như Altera EP300/EP310), công nghệ $E^2CMOS$ của Lattice Semiconductor mang lại các cải tiến kỹ thuật:
    • Giảm công suất tiêu thụ tĩnh từ 50% đến 75% ($I_{cc}$ điển hình từ 45 mA đến 75 mA).
    • Tốc độ xóa bằng điện cao ($< 100\text{ ms}$).
    • Cho phép xóa và lập trình lại tối thiểu 10.000 lần.
    • Thời gian lưu trữ dữ liệu duy trì trên 20 năm.
    • Thời gian trễ truyền dẫn đạt mức 5 ns – 7.5 ns với tần số làm việc lên đến 166 MHz.
  • Công nghệ lập trình trong hệ thống (In-System Programmability - isp): Tích hợp công nghệ nạp trực tiếp qua nguồn 5V thông qua 4 chân giao tiếp nối tiếp (như dòng vi mạch ispGAL22V10, ispLSI 1016), loại bỏ hoàn toàn yêu cầu tháo lắp vi mạch khỏi bo mạch trong quá trình thử nghiệm và nâng cấp phần cứng.
  • Tích hợp phần mềm EDA chuẩn hóa: Cập nhật công cụ isp Synario hỗ trợ thiết kế đa phương thức (nhập sơ đồ nguyên lý mạch kết hợp viết mã ABEL-HDL và VHDL), hỗ trợ đầy đủ tiêu chuẩn JEDEC 3-A trong việc chuyển đổi dữ liệu cấu hình cho máy nạp vi mạch.

Đối tượng sử dụng giáo trình

  • Sinh viên chuyên ngành: Học viên và sinh viên theo học ngành Công nghệ kỹ thuật điện – điện tử, Kỹ thuật máy tính, Công nghệ tự động hóa tại các trường trung cấp chuyên nghiệp, cao đẳng và đại học kỹ thuật cần trang bị kiến thức về thiết kế logic khả trình.
  • Kiến thức tiên quyết (Prerequisites): Người học cần hoàn thành khối kiến thức về Đại số Boole, Kỹ thuật số cơ bản (các cổng logic, mạch tổ hợp, mạch tuần tự, Flip-Flop RS/JK/D, thanh ghi, bộ đếm) và các đặc tính điện cơ bản của vi mạch TTL/CMOS.
  • Giảng viên chuyên ngành: Tài liệu phục vụ giảng viên ngành Điện – Điện tử làm khung tham chiếu giảng dạy mô đun Vi mạch số lập trình, thiết kế các chủ đề thảo luận về tối ưu hóa mảng logic và xây dựng các bài thí nghiệm trên phần mềm Synario.
  • Kỹ sư và người tự học: Phục vụ kỹ sư phần cứng tra cứu cấu trúc chân vi mạch, mô hình thời gian, bảng cấu hình bít kiến trúc macrocell và phương pháp chuyển đổi thiết kế sang chuẩn nạp JEDEC.

Câu hỏi thường gặp

1. Giáo trình này phù hợp với ai?

Giáo trình được thiết kế cho người học các hệ đào tạo kỹ thuật (Trung cấp, Cao đẳng, Đại học) thuộc ngành Công nghệ kỹ thuật điện – điện tử, Kỹ thuật phần cứng máy tính và kỹ thuật viên cần nắm vững cấu trúc phần cứng vi mạch lập trình.

2. Cần kiến thức nền nào để học môn đun này?

Người học cần nắm chắc lý thuyết đại số logic Boole, phương pháp rút gọn hàm bằng bìa Karnaugh, cấu trúc nguyên lý của các cổng logic cơ bản (AND, OR, NOT, NAND, NOR, XOR) và các phần tử logic tuần tự như Flip-Flop, thanh ghi chốt dữ liệu.

3. Điểm khác biệt cốt lõi giữa vi mạch PLA và PAL trong giáo trình là gì?

  • PLA (Programmable Logic Array): Có cả mảng AND và mảng OR lập trình được. Cấu trúc này cho phép chia sẻ các tích số chung cho nhiều đầu ra, tiết kiệm diện tích silic đối với các hàm có tích số lặp lại, nhưng tốc độ chậm hơn do tín hiệu đi qua hai tiếp giáp lập trình.
  • PAL (Programmable Array Logic): Chỉ có mảng AND lập trình được, mảng OR được cố định sẵn. PAL không chia sẻ được tích số chung nhưng có tốc độ xử lý nhanh hơn, giá thành sản xuất thấp hơn và ít phức tạp hơn trong chế tạo.

4. Làm sao để tự học và thực hành hiệu quả theo giáo trình?

Người học nên kết hợp đọc hiểu sơ đồ mạch phần cứng (đặc biệt là các chế độ Simple, Complex, Registered của khối OLMC trên vi mạch GAL16V8) với việc cài đặt phần mềm isp Synario để viết mã ABEL-HDL, tạo vector thử mô phỏng dạng sóng trước khi cấu hình nạp vào vi mạch thực tế.

5. Giáo trình cung cấp những tài liệu và thông số bổ trợ nào?

Tài liệu cung cấp sơ đồ chân, bảng cấu hình các bít điều khiển kiến trúc (SYN, AC0, AC1, XOR), bảng đặc tính điện DC/AC, mô hình thời gian trễ của vi mạch GAL16V8, ispGAL22V10, ispLSI 1016 và danh mục tài liệu tham khảo chuyên ngành.

Kết luận

Giáo trình môn đun Vi mạch số lập trình cung cấp hệ thống kiến thức toàn diện và có cấu trúc chặt chẽ về lý thuyết mảng logic lập trình, kiến trúc bán dẫn PLD/CPLD và phương pháp thiết kế số hiện đại.

Lộ trình học tập đề xuất:

  1. Nắm vững lịch sử và kiến trúc phần cứng các họ vi mạch (PROM, FPLA, PAL, GAL, PEEL, PML, ERASIC, LCA).
  2. Phân tích nguyên lý hoạt động và phương pháp tối thiểu hóa mạch logic trên PLA/PAL và khối macrocell OLMC.
  3. Học cú pháp và kỹ thuật mô tả phần cứng bằng ngôn ngữ ABEL.
  4. Nghiên cứu cấu trúc dòng vi mạch mật độ cao CPLD ispLSI 1016.
  5. Thực hành thiết kế, biên dịch, mô phỏng và nạp vi mạch trên môi trường phần mềm isp Synario theo tiêu chuẩn công nghiệp JEDEC.

Tài nguyên hỗ trợ kèm theo bao gồm bảng thông số kỹ thuật chi tiết của các dòng chip Lattice Semiconductor, hệ thống bài tập thiết kế mạch logic tổ hợp có lời giải phân tích và các ví dụ mã nguồn mẫu.