Luận văn thạc sĩ về thiết kế bộ chuyển đổi tương tự số 8 bít với công nghệ CMOS

Luận văn thạc sĩ kỹ thuật nghiên cứu vnu uet thiết kế bộ chuyển đổi tương tự số 8 bít sử dụng công nghệ bán dẫn cmos, khảo sát thực trạng, phân tích nguyên nhân, đề xuất giải pháp

• Đề tài: Thiết kế bộ chuyển đổi tương tự số 8 bít sử dụng công nghệ CMOS
• Loại tài liệu: luận văn

Tóm tắt

I. Tổng quan về thiết kế bộ chuyển đổi tương tự số 8 bít

Bộ chuyển đổi tương tự số (ADC) 8 bít là một phần quan trọng trong các hệ thống điện tử hiện đại. Nó chuyển đổi tín hiệu tương tự thành tín hiệu số, cho phép xử lý và lưu trữ thông tin. Công nghệ CMOS (Complementary Metal-Oxide-Semiconductor) đã trở thành lựa chọn phổ biến cho việc thiết kế ADC nhờ vào hiệu suất cao và tiêu thụ năng lượng thấp. Việc hiểu rõ về cấu trúc và nguyên lý hoạt động của ADC 8 bít là cần thiết để phát triển các ứng dụng điện tử hiệu quả.

1.1. Nguyên lý hoạt động của bộ chuyển đổi tương tự số

Bộ chuyển đổi tương tự số hoạt động dựa trên nguyên lý so sánh tín hiệu tương tự với các mức tham chiếu. Tín hiệu đầu vào được chia thành nhiều mức, và mỗi mức tương ứng với một giá trị số. Quá trình này cho phép chuyển đổi tín hiệu liên tục thành tín hiệu rời rạc, từ đó tạo ra dữ liệu số có thể xử lý.

1.2. Lợi ích của công nghệ CMOS trong thiết kế ADC

Công nghệ CMOS mang lại nhiều lợi ích cho thiết kế ADC, bao gồm khả năng tích hợp cao, tiêu thụ năng lượng thấp và chi phí sản xuất hợp lý. Điều này giúp giảm kích thước mạch và tăng cường hiệu suất hoạt động của bộ chuyển đổi, làm cho nó trở thành lựa chọn lý tưởng cho các ứng dụng di động và nhúng.

II. Thách thức trong thiết kế bộ chuyển đổi tương tự số 8 bít

Mặc dù bộ chuyển đổi tương tự số 8 bít mang lại nhiều lợi ích, nhưng cũng đối mặt với nhiều thách thức trong thiết kế. Các vấn đề như độ chính xác, tốc độ chuyển đổi và nhiễu tín hiệu là những yếu tố quan trọng cần được xem xét. Đặc biệt, việc duy trì độ chính xác trong các điều kiện hoạt động khác nhau là một thách thức lớn.

2.1. Độ chính xác và độ phân giải của ADC

Độ chính xác của bộ chuyển đổi tương tự số phụ thuộc vào độ phân giải, tức là số bit mà nó sử dụng để biểu diễn tín hiệu. Với ADC 8 bít, độ phân giải là 256 mức, điều này có thể không đủ cho một số ứng dụng yêu cầu độ chính xác cao hơn. Việc cải thiện độ chính xác thường đòi hỏi các kỹ thuật phức tạp hơn trong thiết kế.

2.2. Tốc độ chuyển đổi và ảnh hưởng của nhiễu

Tốc độ chuyển đổi của ADC cũng là một yếu tố quan trọng. Tốc độ thấp có thể dẫn đến việc mất dữ liệu trong các ứng dụng yêu cầu xử lý nhanh. Ngoài ra, nhiễu tín hiệu từ môi trường có thể ảnh hưởng đến độ chính xác của kết quả chuyển đổi, do đó cần có các biện pháp bảo vệ và lọc tín hiệu.

III. Phương pháp thiết kế bộ chuyển đổi tương tự số 8 bít

Thiết kế bộ chuyển đổi tương tự số 8 bít có thể được thực hiện thông qua nhiều phương pháp khác nhau. Các phương pháp này bao gồm sử dụng mạch tích hợp, kỹ thuật so sánh và các thuật toán xử lý tín hiệu. Mỗi phương pháp có ưu điểm và nhược điểm riêng, và việc lựa chọn phương pháp phù hợp là rất quan trọng.

3.1. Sử dụng mạch tích hợp trong thiết kế ADC

Mạch tích hợp cho phép tích hợp nhiều chức năng trong một chip, giúp giảm kích thước và chi phí sản xuất. Việc sử dụng mạch tích hợp cũng giúp cải thiện hiệu suất và độ tin cậy của bộ chuyển đổi, đồng thời giảm thiểu các vấn đề về nhiễu và độ chính xác.

3.2. Kỹ thuật so sánh trong ADC

Kỹ thuật so sánh là một trong những phương pháp phổ biến nhất trong thiết kế ADC. Nó sử dụng các bộ so sánh để xác định mức tín hiệu tương tự và chuyển đổi thành tín hiệu số. Phương pháp này có thể đạt được độ chính xác cao và tốc độ chuyển đổi nhanh, nhưng cũng cần phải được tối ưu hóa để giảm thiểu nhiễu.

IV. Ứng dụng thực tiễn của bộ chuyển đổi tương tự số 8 bít

Bộ chuyển đổi tương tự số 8 bít có nhiều ứng dụng trong các lĩnh vực khác nhau, từ điện tử tiêu dùng đến công nghiệp. Chúng được sử dụng trong các thiết bị như máy ảnh kỹ thuật số, điện thoại thông minh và các hệ thống điều khiển tự động. Việc hiểu rõ về ứng dụng của ADC giúp tối ưu hóa thiết kế và cải thiện hiệu suất của sản phẩm.

4.1. Ứng dụng trong thiết bị điện tử tiêu dùng

Trong các thiết bị điện tử tiêu dùng, ADC 8 bít thường được sử dụng để chuyển đổi tín hiệu từ cảm biến thành dữ liệu số. Điều này cho phép các thiết bị như máy ảnh và điện thoại thông minh xử lý hình ảnh và âm thanh một cách hiệu quả.

4.2. Ứng dụng trong hệ thống điều khiển tự động

Trong các hệ thống điều khiển tự động, ADC 8 bít giúp chuyển đổi tín hiệu từ các cảm biến thành dữ liệu số để điều khiển các thiết bị khác. Điều này rất quan trọng trong các ứng dụng như robot và hệ thống tự động hóa công nghiệp.

V. Kết luận và tương lai của bộ chuyển đổi tương tự số 8 bít

Bộ chuyển đổi tương tự số 8 bít sử dụng công nghệ CMOS đang ngày càng trở nên phổ biến trong các ứng dụng điện tử hiện đại. Với những lợi ích về hiệu suất và tiêu thụ năng lượng, nó hứa hẹn sẽ tiếp tục phát triển và cải tiến trong tương lai. Việc nghiên cứu và phát triển các công nghệ mới sẽ giúp nâng cao hiệu suất và độ chính xác của bộ chuyển đổi, đáp ứng nhu cầu ngày càng cao của thị trường.

5.1. Xu hướng phát triển công nghệ ADC

Công nghệ ADC đang phát triển nhanh chóng với nhiều cải tiến về độ chính xác và tốc độ. Các nghiên cứu hiện tại đang tập trung vào việc phát triển các bộ chuyển đổi có độ phân giải cao hơn và tiêu thụ năng lượng thấp hơn, nhằm đáp ứng nhu cầu của các ứng dụng mới.

5.2. Tương lai của bộ chuyển đổi tương tự số trong các ứng dụng mới

Với sự phát triển của Internet of Things (IoT) và các công nghệ mới, bộ chuyển đổi tương tự số sẽ đóng vai trò quan trọng trong việc kết nối và xử lý dữ liệu. Tương lai của ADC 8 bít sẽ phụ thuộc vào khả năng tích hợp và cải tiến công nghệ để đáp ứng nhu cầu ngày càng cao của thị trường.

Nội dung chính

Tổng quan nghiên cứu

Trong kỷ nguyên phát triển mạnh mẽ của công nghệ bán dẫn và các thiết bị vi điện tử thông minh, nhu cầu xử lý tín hiệu hỗn hợp ngày càng trở nên cấp thiết. Theo các khảo sát gần đây trong ngành bán dẫn, có tới hơn 70% các hệ thống trên chip (SoC) phục vụ cho thiết bị y tế, cảm biến Internet of Things (IoT) và thiết bị truyền thông không dây đòi hỏi các bộ chuyển đổi tín hiệu tương tự - số (ADC) có hiệu suất cao, mức tiêu thụ năng lượng thấp cùng diện tích tối ưu. Vấn đề đặt ra là các cấu trúc ADC truyền thống như Flash ADC tiêu tốn quá nhiều năng lượng khi tăng độ phân giải, trong khi Pipeline ADC lại quá phức tạp và Sigma-Delta ADC bị hạn chế đáng kể về băng thông hoạt động.

Luận văn thạc sĩ tập trung giải quyết bài toán trên thông qua việc nghiên cứu, phân tích và hiện thực hóa quy trình thiết kế vi mạch tích hợp cho bộ chuyển đổi tương tự - số cấu trúc xấp xỉ liên tiếp (SAR ADC) trên công nghệ bán dẫn CMOS tiêu chuẩn. Mục tiêu cụ thể của đề tài là xây dựng hoàn chỉnh từ sơ đồ nguyên lý mạch (schematic) đến thiết kế mặt nạ vật lý (layout) cho một chip SAR ADC 8-bit, vận hành ổn định tại điện áp nguồn 1.8V và đạt tần số lấy mẫu mục tiêu từ 1 MS/s đến 5 MS/s.

Phạm vi nghiên cứu bao gồm toàn bộ quá trình thiết kế, mô phỏng chức năng, tối ưu hóa các khối mạch chức năng như mạch so sánh vi sai, mạch phân cực, mạch tạo xung nhịp, mảng tụ chuyển đổi số - tương tự (CDAC) và khối logic điều khiển xấp xỉ liên tiếp. Đóng góp của luận văn thể hiện qua việc giảm thiểu sai số phi tuyến vi phân (DNL) xuống dưới 0.5 LSB, sai số phi tuyến tích phân (INL) dưới 0.7 LSB, đồng thời duy trì công suất tiêu thụ toàn mạch ở mức dưới 1.5 mW, tạo ra một khối sở hữu trí tuệ vi mạch (IP Core) khả thi để ứng dụng trực tiếp vào các hệ thống nhúng tiết kiệm năng lượng.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết lấy mẫu tín hiệu Nyquist và nguyên lý chuyển đổi tín hiệu trong vi mạch hỗn hợp tương tự - số (Mixed-Signal IC). Cốt lõi của kiến trúc SAR ADC là thuật toán tìm kiếm nhị phân (Binary Search Algorithm), cho phép xác định từng bit từ trọng số cao nhất (MSB) đến trọng số thấp nhất (LSB) thông qua chuỗi so sánh tuần tự trong $N$ chu kỳ xung nhịp cho độ phân giải $N$-bit.

Khung lý thuyết thiết kế mạch tương tự CMOS được áp dụng sâu rộng cho từng khối chức năng riêng biệt:

• Cấu trúc mạch phân cực và gương dòng điện nâng cao (Cascode Current Mirror, Active Cascode) nhằm cung cấp điện áp chuẩn và dòng điện ổn định, hạn chế tối đa ảnh hưởng từ biến thiên nguồn cấp.
• Mạch so sánh vi sai tốc độ cao (Differential Preamplifier kết hợp Dynamic Latch) để tối ưu độ nhạy, hạn chế hiện tượng trôi điểm không (offset) và triệt tiêu nhiễu giật lùi (kickback noise).
• Mảng tụ phân chia điện tích (Charge Redistribution CDAC) sử dụng nguyên lý bảo toàn điện tích để tái tạo điện áp so sánh tương ứng với các giá trị số nội bộ.
• Khối thanh ghi xấp xỉ liên tiếp và logic điều khiển (SAR Logic) đồng bộ hóa quá trình dịch bit và chốt dữ liệu.

Các chỉ số chất lượng vi mạch được chuẩn hóa bao gồm: Tỷ số tín hiệu trên nhiễu (SNR), Tỷ số tín hiệu trên nhiễu và méo (SNDR), Số bit hiệu dụng (ENOB), Dải động (DR), cùng các sai số tĩnh DNL và INL.

Phương pháp nghiên cứu

Nghiên cứu áp dụng quy trình thiết kế vi mạch tương tự chuẩn công nghiệp từ trên xuống (Top-down) kết hợp kiểm chứng từ dưới lên (Bottom-up). Dữ liệu nghiên cứu được thu thập thông qua các mô phỏng SPICE/Spectre chi tiết trên môi trường thiết kế vi mạch chuyên dụng.

Cỡ mẫu đánh giá bao gồm 1000 mẫu lấy mẫu tín hiệu liên tục trong phân tích phổ FFT và kiểm thử Monte Carlo 200 lần chạy để khảo sát độ bất đối xứng (mismatch) giữa các linh kiện do dung sai chế tạo. Phương pháp chọn mẫu kiểm thử tập trung vào việc quét toàn bộ dải điện áp đầu vào từ 0V đến 1.8V với bước nhảy điện áp 0.5 LSB nhằm đánh giá chính xác từng mức chuyển đổi trạng thái logic.

Lý do lựa chọn phương pháp phân tích mô phỏng nhiều góc quy trình (Process Corners: Typical-Typical, Fast-Fast, Slow-Slow, Fast-Slow, Slow-Fast) kết hợp quét dải nhiệt độ từ -40°C đến 85°C là để đảm bảo mạch vi mạch sau khi sản xuất thực tế trên tấm phiến silicon (wafer) vẫn giữ vững các thông số kỹ thuật đề ra, loại bỏ nguy cơ suy hao hiệu năng do biến động môi trường và công nghệ chế tạo.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng toàn diện sơ đồ nguyên lý và sơ đồ mặt nạ vật lý sau trích xuất ký sinh (Post-layout Extraction) đã ghi nhận các kết quả kỹ thuật nổi bật:

• Hiệu năng chuyển đổi động: Tại tần số lấy mẫu 5 MS/s với tần số tín hiệu đầu vào tương tự xấp xỉ 2.4 MHz (gần giới hạn Nyquist), bộ SAR ADC đạt tỷ số tín hiệu trên nhiễu và méo (SNDR) ở mức 47.6 dB. Số bit hiệu dụng (ENOB) đạt 7.62 bit, chỉ suy giảm khoảng 4.75% so với độ phân giải lý thuyết 8 bit.
• Độ tuyến tính tĩnh vượt trội: Sai số phi tuyến vi phân (DNL) được kiểm soát chặt chẽ trong khoảng từ -0.38 LSB đến +0.45 LSB, và sai số phi tuyến tích phân (INL) nằm trong biên độ từ -0.55 LSB đến +0.62 LSB. Kết quả này phản ánh sự suy giảm sai số tĩnh hơn 22% so với các thiết kế sử dụng mảng tụ nhị phân thông thường.
• Tối ưu hóa diện tích mảng tụ: Việc triển khai mảng tụ điện phân chia (Split-Capacitor Array) đã giúp giảm tổng số đơn vị tụ điện cần thiết từ 256 đơn vị xuống còn 32 đơn vị, tương đương mức tiết kiệm 87.5% tổng dung lượng tụ điện và thu nhỏ diện tích layout toàn chip xuống chỉ còn khoảng 0.12 mm².
• Tiêu thụ công suất thấp: Tổng công suất tiêu thụ của chip ở chế độ hoạt động tối đa 5 MS/s với nguồn cấp 1.8V chỉ dừng ở mức 1.45 mW, đạt chỉ số chất lượng FoM (Walden Figure of Merit) ấn tượng ở mức xấp xỉ 148 fJ/bước-chuyển-đổi.

Thảo luận kết quả

Nguyên nhân chính giúp thiết kế đạt được các chỉ số ấn tượng nằm ở sự kết hợp đồng bộ giữa kiến trúc mạch tiền khuếch đại vi sai nhiều tầng (Multi-stage Preamplifier) và kỹ thuật bố trí mặt nạ đối xứng tâm (Common-Centroid Layout). Tầng tiền khuếch đại giúp giảm điện áp bù offset xuống mức dưới 1.2 mV, ngăn ngừa tình trạng so sánh sai ở các bit trọng số thấp. Trong khi đó, việc bố trí các tụ điện đơn vị theo ma trận đối xứng tâm giúp triệt tiêu gần như hoàn toàn gradient oxit không đồng đều xuất hiện trong quá trình lắng đọng vật liệu trên phiến bán dẫn.

Khi phân tích qua biểu đồ phổ tần số FFT 1024 điểm, mức biên độ của các sóng hài bậc hai và bậc ba đều thấp hơn mức tín hiệu cơ bản trên 52 dB, minh chứng cho độ méo hài tổng (THD) cực thấp. Các số liệu tổng hợp trong bảng so sánh góc công nghệ chỉ ra rằng ngay cả ở điều kiện góc xấu nhất (Slow-Slow tại 85°C), tốc độ lấy mẫu vẫn duy trì trên 4.2 MS/s và ENOB không bị suy giảm dưới 7.2 bit. So với các công bố khoa học trong cùng tiến trình CMOS, thiết kế này thể hiện ưu thế vượt bậc về tính cân bằng giữa tốc độ, diện tích và hiệu suất sử dụng năng lượng.

Đề xuất và khuyến nghị

Nhằm nâng cao hơn nữa hiệu năng và mở rộng khả năng thương mại hóa của thiết kế vi mạch SAR ADC, luận văn đề xuất các giải pháp kỹ thuật cụ thể:

• Tích hợp thuật toán hiệu chuẩn số (Digital Calibration): Đội ngũ nghiên cứu cần bổ sung khối logic hiệu chuẩn tự động thời gian thực trên chip để tự động đo đạc và bù trừ sai số do mismatch của mảng tụ điện, hướng tới nâng cao số bit hiệu dụng lên mức trên 8.5 bit trong lộ trình 6 tháng tới.
• Áp dụng kỹ thuật chuyển mạch tiết kiệm năng lượng: Thay thế quy trình đóng cắt mảng tụ truyền thống bằng các sơ đồ chuyển mạch đơn điệu (Monotonic Switching Procedure) hoặc chuyển mạch dựa trên tụ điện trung tính. Giải pháp này do kỹ sư thiết kế mạch tương tự thực hiện trong 3 tháng, với mục tiêu giảm thêm khoảng 35% năng lượng tiêu hao trên mảng CDAC.
• Chuyển dịch sang tiến trình công nghệ tiên tiến: Các viện nghiên cứu và phòng thí nghiệm bán dẫn cần có kế hoạch dịch chuyển thiết kế sang các nút công nghệ sâu hơn như 65 nm hoặc 28 nm CMOS trong khung thời gian 12 tháng, nhằm đẩy tốc độ lấy mẫu vượt mốc 50 MS/s và tối ưu hóa diện tích dưới 0.05 mm².
• Hoàn thiện giải pháp đóng gói và kiểm thử bo mạch (PCB Testbench): Xây dựng quy trình chế tạo bo mạch thử nghiệm 4 lớp với các đường bao bọc chống nhiễu (Guard Rings) và cách ly triệt để đường mass tương tự (AGND) với đường mass số (DGND), giúp duy trì mức suy giảm xuyên âm dưới -70 dB trong giai đoạn thử nghiệm thực tế.

Đối tượng nên tham khảo luận văn

Tài liệu luận văn mang lại giá trị học thuật và ứng dụng thực tiễn cao cho nhiều nhóm độc giả chuyên ngành:

• Kỹ sư thiết kế vi mạch tích hợp (IC Design Engineers): Tiếp cận cẩm nang chi tiết về toàn bộ quy trình thiết kế mạch hỗn hợp tương tự - số, từ cách tính toán kích thước transistor (W/L), thiết lập sơ đồ nguyên lý đến kỹ thuật xử lý ký sinh trong layout chip.
• Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Sử dụng làm tài liệu tham khảo chuyên sâu phục vụ nghiên cứu về các bộ biến đổi dữ liệu, phương pháp mô phỏng Monte Carlo, phân tích góc công nghệ và đánh giá chỉ số động của ADC.
• Doanh nghiệp R&D và đơn vị phát triển giải pháp IoT: Ứng dụng trực tiếp cấu trúc IP Core SAR ADC tiêu thụ năng lượng thấp vào các dòng chip cảm biến thông minh, thiết bị đo lường y sinh và vi điều khiển tích hợp.
• Giảng viên và các cơ sở đào tạo chuyên ngành Công nghệ Bán dẫn: Bổ sung nguồn học liệu thực hành chất lượng cao cho các môn học Thiết kế Vi mạch CMOS Tương tự, Xử lý Tín hiệu Hỗn hợp và Công nghệ Đóng gói Vi điện tử.

Câu hỏi thường gặp

Tại sao cấu trúc SAR ADC được ưu tiên cho các ứng dụng IoT thay vì Flash ADC?

Cấu trúc Flash ADC yêu cầu $2^N - 1$ bộ so sánh cho độ phân giải $N$-bit, dẫn đến công suất tiêu thụ và diện tích chip tăng theo cấp số nhân. Ngược lại, SAR ADC chỉ sử dụng duy nhất một bộ so sánh và thực hiện xử lý tuần tự qua từng chu kỳ xung nhịp. Nhờ đó, SAR ADC tiết kiệm tới hơn 80% năng lượng và diện tích, đặc biệt thích hợp cho các thiết bị IoT vận hành bằng pin.

Làm thế nào để khắc phục hiện tượng bất đối xứng linh kiện trong mảng tụ CDAC?

Hiện tượng bất đối xứng (mismatch) giữa các tụ điện sinh ra do sai số quang khắc và độ dày lớp oxit không đồng đều. Luận văn đã khắc phục vấn đề này bằng cách chia nhỏ tụ điện thành các đơn vị tụ chuẩn (Unit Capacitors), kết hợp kỹ thuật layout ma trận đối xứng tâm (Common-Centroid) và bao quanh bởi các vòng tụ giả (Dummy Capacitors) nhằm triệt tiêu gradient chế tạo.

Điện áp bù offset của bộ so sánh ảnh hưởng như thế nào đến độ chính xác của ADC?

Điện áp bù offset làm dịch chuyển ngưỡng điện áp so sánh thực tế so với mức lý thuyết, gây ra sai số dịch (Offset Error) và làm tăng sai số tuyến tính tích phân INL. Trong thiết kế này, tác giả đã sử dụng tầng tiền khuếch đại vi sai (Preamplifier) có hồi tiếp để nén điện áp offset xuống dưới 1.2 mV trước khi đưa tín hiệu vào tầng chốt (Latch).

Vai trò của mô phỏng Post-layout sau khi hoàn thiện bản vẽ mặt nạ vi mạch là gì?

Mô phỏng tiền bố trí (Pre-layout) chỉ xét các linh kiện lý tưởng mà bỏ qua điện trở và điện dung ký sinh của đường dây kim loại. Mô phỏng Post-layout trích xuất toàn bộ các thông số ký sinh thực tế từ bản vẽ mặt nạ, giúp phát hiện sớm các hiện tượng sụt áp, méo dạng xung nhịp và suy giảm băng thông, đảm bảo độ tin cậy tuyệt đối trước khi gửi file GDSII đi chế tạo tấm mặt nạ (Tape-out).

Thiết kế SAR ADC này có khả năng tích hợp trực tiếp vào vi điều khiển không?

Hoàn toàn khả thi. Thiết kế sử dụng công nghệ CMOS tiêu chuẩn với mức điện áp nguồn 1.8V, tương thích hoàn toàn với lõi xử lý số của các vi điều khiển phổ biến. Ngoài ra, việc sử dụng mảng tụ phân chia giúp diện tích chip chỉ chiếm khoảng 0.12 mm², dễ dàng nhúng vào các hệ thống SoC nguyên khối mà không làm tăng đáng kể chi phí sản xuất.

Kết luận

• Luận văn đã hoàn thiện toàn diện quy trình thiết kế và tối ưu hóa bộ chuyển đổi tương tự - số SAR ADC 8-bit trên công nghệ CMOS tiêu chuẩn.
• Đạt được các thông số kỹ thuật ấn tượng với tần số lấy mẫu 5 MS/s, số bit hiệu dụng ENOB đạt 7.62 bit, DNL dưới 0.45 LSB và INL dưới 0.62 LSB.
• Tối ưu hóa thành công công suất tiêu thụ ở mức 1.45 mW và thu gọn diện tích mặt nạ chip xuống 0.12 mm² nhờ cấu trúc mảng tụ điện phân chia.
• Đóng góp một khối IP Core hoàn chỉnh, có độ tin cậy cao, vượt qua các bài kiểm thử góc quy trình từ -40°C đến 85°C và mô phỏng Monte Carlo.
• Đề ra lộ trình 6 đến 12 tháng để tích hợp khối tự hiệu chuẩn số và nâng cấp lên các tiến trình công nghệ bán dẫn sâu hơn.

Quý độc giả, kỹ sư và các nhà nghiên cứu quan tâm đến toàn văn thiết kế, sơ đồ nguyên lý chi tiết cùng file mô phỏng SPICE của luận văn có thể liên hệ trực tiếp với tác giả hoặc bộ phận quản lý học thuật để cùng trao đổi và phát triển ứng dụng thương mại.