Thiết kế phần cứng giải mã cực cho 5G trên FPGA

Thiết kế phần cứng bộ giải mã mã Polar cho 5G được triển khai trên FPGA, tối ưu hóa hiệu suất và khả năng mở rộng trong truyền thông.

• Tác giả: Nguyễn Đức Nam
• Người hướng dẫn: TS. Trần Hoàng Linh
• Trường học: Ho Chi Minh City University of Technology
• Chuyên ngành: Electronics Engineering
• Đề tài: Polar Code Decoder Hardware Design for 5G Implemented on FPGA/ASIC
• Loại tài liệu: master’s thesis
• Năm xuất bản: 2024
• Địa điểm: Ho Chi Minh City

Mục lục chi tiết

• NHIỆM VỤ LUẬN VĂN THẠC SĨ
• LỜI CẢM ƠN
• TÓM TẮT LUẬN VĂN THẠC SĨ
• LỜI CAM ĐOAN
• DANH MỤC HÌNH VẼ
• DANH MỤC BẢNG BIỂU
• 1. CHƯƠNG 1: TỔNG QUAN
• 1.1. Tổng quan
• 1.2. Các nghiên cứu khoa học liên quan
• 1.3. Nhiệm vụ và kết quả kỳ vọng
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Cấu trúc và mã hóa mã Polar
• 2.2. Giải mã Successive Cancellation (SC)
• 2.3. Bộ giải mã SC bán song song
• 3. CHƯƠNG 3: THIẾT KẾ CHÍNH VÀ THUẬT TOÁN CỦA LUẬN VĂN
• 3.1. Kiến trúc tổng quan bộ giải mã SC bán song song nâng cao
• 3.2. Triển khai tối ưu phần tử xử lý PE
• 3.3. Tổ chức bộ nhớ LLR
• 3.4. Các thanh ghi tổng riêng phần
• 3.5. Logic cập nhật tổng riêng phần
• 3.6. ROM kênh đóng băng
• 4. CHƯƠNG 4: KẾT QUẢ THỰC NGHIỆM VÀ ĐÁNH GIÁ
• 4.1. Bộ mã hóa và giải mã mã Polar trên Matlab
• 4.2. Mô phỏng bộ giải mã mã Polar trên ModelSim
• 4.3. Kiểm tra chức năng bộ giải mã mã Polar trên FPGA DE10
• 4.4. Kết quả tổng hợp bộ giải mã mã Polar trên FPGA Stratix IV
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• TÀI LIỆU THAM KHẢO
• PHỤ LỤC

Tóm tắt

I. Tổng Quan Thiết Kế Phần Cứng Giải Mã Polar Code Cho 5G

Polar code, được giới thiệu bởi Arıkan vào năm 2008, đánh dấu một đột phá lý thuyết quan trọng trong việc đạt được dung lượng kênh đối xứng. Các mã này dựa trên khái niệm channel polarization, trong đó việc kết hợp và phân chia các kênh dẫn đến sự biến đổi của một tập hợp các kênh rời rạc đối xứng đầu vào nhị phân (B-DMC) giống hệt nhau thành một nhóm các kênh phân cực. Trong quá trình chuyển đổi này, một số kênh trở nên không ồn, đạt đến dung lượng là một (good channels), trong khi những kênh khác trở nên ồn ào, với dung lượng giảm xuống bằng không (bad channels). Cách tiếp cận sáng tạo này cho phép tối ưu hóa hiệu suất kênh thông qua các kỹ thuật channel polarization chiến lược. Khi số lượng kênh, hay độ dài mã, tiến đến vô cùng, tỷ lệ good channels so với tổng số kênh hội tụ về dung lượng của kênh ban đầu. Điều này phân biệt Polar codes với các mã kênh truyền thống như Turbo/LDPC codes. Polar codes giới thiệu một khái niệm mới trong thiết kế mã hóa, khác biệt so với các phương pháp thông thường và thể hiện một quan điểm độc đáo về tối ưu hóa các hệ thống truyền thông. Trong các ứng dụng thực tế, mã hóa kênh đóng vai trò là một công nghệ quan trọng để đảm bảo truyền tải đáng tin cậy, đặc biệt là trong truyền thông không dây. Các hệ thống 5G đưa ra các yêu cầu khắt khe hơn về độ trễ truyền tải (1ms) và độ tin cậy (99,999%), đặt ra những thách thức mà Turbo codes truyền thống khó có thể đáp ứng được.

1.1. Lịch sử phát triển Channel Coding trong các hệ thống Wireless

Hình 1-1 minh họa sự tiến triển của các ứng dụng mã kênh trong các hệ thống không dây từ 3G đến 5G. Lộ trình này nêu bật vai trò then chốt của mã hóa kênh trong việc nâng cao độ tin cậy và hiệu suất của các công nghệ truyền thông không dây trong những năm qua. Năm 2019, IEEE communication society đã công bố những bài đọc hay nhất về Polar coding trực tuyến cho thấy rằng Polar codes cung cấp hiệu suất sửa lỗi tuyệt vời với độ phức tạp giải mã thấp cho các khối có độ dài thực tế khi kết hợp giải mã List SC với kiểm tra CRC. Những đặc điểm thuận lợi này đã dẫn đến việc Polar codes được sử dụng trong tiêu chuẩn không dây 5G, đó là một minh chứng cho hiệu suất vượt trội của chúng. Thiết kế kiến trúc thông lượng cao và độ trễ thấp là vấn đề then chốt của việc triển khai phần cứng. Do đó, luận văn này tập trung vào việc tối ưu hóa việc triển khai FPGA của Semi-parallel SC decoder, vốn là cốt lõi của phương pháp LSCD ban đầu. Các từ khóa quan trọng: 5G NR (New Radio), Channel coding, Error correction code.

1.2. Giải mã Successive Cancellation List LSCD và vai trò của SC

Để giải mã Polar codes, khái niệm list successive cancellation decoding (LSCD) đã được giới thiệu. LSCD liên quan đến việc tạo ra L đường dẫn giải mã bằng cách sử dụng L giải mã successive cancellation decodings (SCDs) song song. Tuy nhiên, điều quan trọng cần lưu ý là phương pháp này đi kèm với sự gia tăng độ phức tạp triển khai và độ trễ giải mã. Các cải tiến trong việc triển khai bộ giải mã successive cancellation (SC) đóng một vai trò quan trọng trong việc cải thiện việc triển khai tổng thể của LSCD. Do đó, trọng tâm của chúng tôi tập trung vào việc tối ưu hóa việc triển khai FPGA của Semi-parallel SC decoder, vốn là cốt lõi của phương pháp LSCD ban đầu. Từ khóa quan trọng: Decoding algorithm, Successive cancellation decoder (SCD), Successive cancellation list decoder (SCL).

II. Nghiên Cứu Liên Quan Đến Thiết Kế Phần Cứng Giải Mã Polar Code

Trong lĩnh vực triển khai phần cứng, có một sự theo đuổi kiến trúc thông lượng cao và độ trễ thấp cho cả bộ giải mã Successive Cancellation (SC) và Successive Cancellation List (SCL) trong các ứng dụng thực tế. Leroux et al. [7] đã giới thiệu kiến trúc cây đường ống để tăng cường thông lượng của bộ giải mã SC, trong khi trong [5], họ đã đề xuất một kiến trúc bán song song cho mục đích tương tự. Dựa trên những tiến bộ này, Zhang và Parhi [8] đã thiết kế các kiến trúc tuần tự và chồng chéo để giảm hơn nữa độ trễ giải mã của bộ giải mã SC. Ngoài ra, Yuan và Parhi [9] đã giới thiệu khái niệm quyết định đa bit để cải thiện thông lượng của bộ giải mã SC. Những nỗ lực này nhấn mạnh những nỗ lực đang diễn ra để tối ưu hóa việc triển khai phần cứng bằng cách khám phá các thiết kế kiến trúc và kỹ thuật giải mã khác nhau, nhằm đạt được sự cân bằng giữa thông lượng cao và độ trễ thấp trong các quy trình giải mã.

2.1. So sánh các kiến trúc giải mã SC và SCL

Một số bài báo đã đi sâu vào việc triển khai FPGA của bộ giải mã cực, mỗi bài báo đưa ra những hiểu biết và phương pháp độc đáo [10] [5] [11] [12]. Pamuk [10] đã đóng góp bằng cách trình bày một cách triển khai FPGA của bộ giải mã lan truyền niềm tin được điều chỉnh cho Polar codes. Leroux et al. [5] đã giới thiệu một kiến trúc Semi-parallel Successive Cancellation (SC) decoder được thiết kế để tối đa hóa việc sử dụng tài nguyên FPGA một cách hiệu quả. Tuy nhiên, điều đáng chú ý là độ trễ liên quan đến kiến trúc bộ giải mã bán song song, như đã trình bày bởi Leroux et al. [5], bị giới hạn ở ít nhất 2 N – 2 chu kỳ. Do đó, thông lượng của nó bị giới hạn ở khoảng fmax/2N, trong đó N biểu thị độ dài của mã cực được xem xét và fmax biểu thị tần số xung nhịp tối đa. Từ khóa quan trọng: Decoder architecture, Decoder complexity, Decoder performance.

2.2. Giải pháp sử dụng logic kết hợp và đồng bộ để giảm độ trễ

Trong một cách tiếp cận khác, Dizdar et al. [12] đã đề xuất một kiến trúc bộ giải mã SC chỉ sử dụng các mạch logic kết hợp. Công trình của họ đã chứng minh rằng độ trễ có thể được giảm thiểu bằng cách kết hợp bộ giải mã SC kết hợp và đồng bộ có độ dài ngắn hơn. Những cách tiếp cận đa dạng này làm nổi bật những nỗ lực đang diễn ra để tăng cường việc triển khai FPGA của bộ giải mã cực bằng cách giải quyết các yếu tố như sử dụng tài nguyên, giảm độ trễ và hiệu quả giải mã tổng thể. Các từ khóa quan trọng: Low-latency decoder, High-throughput decoder, Hardware acceleration.

2.3. Cải thiện thông lượng và tối ưu hóa tài nguyên FPGA

Ideguchi đóng góp vào lĩnh vực này bằng một đề xuất đáng chú ý cho một triển khai FPGA hiệu quả của bộ giải mã Successive Cancellation (SC) cho Polar codes [13]. Trong công trình của họ, họ giới thiệu việc triển khai FPGA của kiến trúc bộ giải mã được thiết kế riêng cho mã cực có độ dài 1024 bit. Điều đáng chú ý, bộ giải mã FPGA của họ đạt được mức tăng thông lượng gấp ba lần so với bộ giải mã bán song song tuần tự thông thường, đồng thời quản lý để tránh sự gia tăng đáng kể trong việc sử dụng tài nguyên phần cứng. Sự nhấn mạnh vào việc đạt được thông lượng cao hơn với việc sử dụng tài nguyên được tối ưu hóa là một bước tiến đáng kể trong việc triển khai FPGA của bộ giải mã cực. Như một phần của công việc trong tương lai, trọng tâm được hướng tới việc tiếp tục nâng cao tần số, làm nổi bật một cam kết liên tục để nâng cao hiệu suất và hiệu quả của việc triển khai FPGA trong lĩnh vực giải mã mã cực. Sự theo đuổi liên tục cải tiến này phản ánh bản chất động của nghiên cứu trong bộ giải mã mã cực dựa trên FPGA.

III. Mục Tiêu Thiết Kế Bộ Giải Mã Polar Code Bán Song Song Trên FPGA

Bằng cách cải thiện Semi-parallel Successive Cancellation, kết quả mong đợi của chúng tôi là: Giảm N/2 chu kỳ độ trễ, 512 chu kỳ xung nhịp trong trường hợp N=1024. Cải thiện fmax từ 173MHz lên hơn 200MHz. Cải thiện thông lượng từ 85 Mbps lên hơn 130 Mbps. Chúng tôi thiết kế và triển khai bộ giải mã SC mã cực trên FPGA bằng Verilog, cải thiện thông lượng của Semi-parallel Successive Cancellation. Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc để giải mã mã từ song song dựa trên Semi-parallel Successive Cancellation. Cải thiện fmax bằng cách phân tích và giảm đường dẫn trễ quan trọng nhất của Semi-parallel Successive Cancellation. Đánh giá hiệu suất của việc triển khai mã cực dựa trên FPGA về sử dụng tài nguyên, fmax, độ trễ, thông lượng.

3.1. Thiết kế bộ giải mã SC mã cực trên FPGA bằng Verilog

Cần thiết kế và triển khai bộ giải mã SC mã cực trên FPGA bằng Verilog, cải thiện thông lượng của Semi-parallel Successive Cancellation. Sử dụng Verilog để mô tả phần cứng. Tối ưu hóa code để đảm bảo hiệu suất cao. Từ khóa quan trọng: Verilog, FPGA design flow, Hardware design.

3.2. Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc giải mã song song

Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc để giải mã mã từ song song dựa trên Semi-parallel Successive Cancellation. Nghiên cứu kiến trúc giải mã song song hiệu quả. Áp dụng các kỹ thuật tối ưu hóa để giảm độ trễ. Từ khóa quan trọng: Partial parallel decoding, Fully parallel decoding, Hybrid decoding.

3.3. Phân tích và giảm đường dẫn trễ quan trọng nhất

Cần cải thiện fmax bằng cách phân tích và giảm đường dẫn trễ quan trọng nhất của Semi-parallel Successive Cancellation. Sử dụng các công cụ phân tích thời gian để xác định đường dẫn trễ. Áp dụng các kỹ thuật giảm trễ để tăng fmax. Từ khóa quan trọng: Resource utilization, Power consumption, FPGA implementation.

IV. Xây Dựng Mã Hóa Polar Code Phương Pháp và Thuật Toán

Polar codes biểu diễn các mã khối tuyến tính có độ dài N = 2n, trong đó ma trận tạo của chúng được xây dựng thông qua lũy thừa Kronecker thứ n của ma trận 𝐹 = [1 0]. Ví dụ: đối với n = 3, Hình 2-1 mô tả biểu diễn đồ thị tương đương của 𝐹 ⨂3 , trong đó 𝑢 = 𝑢07 biểu diễn vectơ bit thông tin và 𝑥 = 𝑥07 biểu diễn mã từ được truyền qua kênh. Ký hiệu vectơ tuân theo các quy ước được thiết lập trong [1], cụ thể là 𝑢𝑎𝑏 bao gồm các bit 𝑢𝑎 , … , 𝑢𝑏 của vectơ u. Trong quá trình giải mã các vectơ đã nhận bằng bộ giải mã SC, mỗi bit ước tính 𝑢̂𝑖 theo giả định giải mã đúng cho các bit 𝑢0𝑖−1 , có xu hướng hướng tới một xác suất lỗi định trước, tiến gần đến 0 hoặc 0. Ngoài ra, như đã thiết lập trong [1], phần các bit ước tính có xác suất lỗi thấp hội tụ về dung lượng của kênh cơ bản. Polar codes tận dụng hiện tượng này, được gọi là phân cực kênh, bằng cách sử dụng 𝐾 bit đáng tin cậy nhất để truyền thông tin trong khi "đóng băng" hoặc đặt 𝑁 − 𝐾 bit còn lại thành một giá trị định trước, thường là 0.

4.1. Mã hóa Polar code với N 8

Hình 2-1 hiển thị biểu đồ tương đương của 𝐹 ⨂3 , trong đó 𝑢 = 𝑢07 biểu thị vectơ bit thông tin và 𝑥 = 𝑥07 biểu thị mã từ được truyền qua kênh. Ký hiệu vectơ tuân theo các quy ước được thiết lập trong [1], cụ thể là 𝑢𝑎𝑏 bao gồm các bit 𝑢𝑎 , … , 𝑢𝑏 của vectơ u. Từ khóa quan trọng: Polar coding, Channel coding, Encoding.

4.2. Ưu điểm của Polar codes phân cực kênh

Polar codes tận dụng hiện tượng phân cực kênh bằng cách sử dụng 𝐾 bit đáng tin cậy nhất để truyền thông tin trong khi "đóng băng" hoặc đặt 𝑁 − 𝐾 bit còn lại thành một giá trị định trước, thường là 0. Việc phân cực kênh giúp tối ưu hóa hiệu suất của mã. Từ khóa quan trọng: Channel coding, Channel polarization, Polar coding.

V. Giải Mã Successive Cancellation SC Phương Pháp và Thuật Toán

Khi được cung cấp một vectơ đã nhận tương ứng với một mã từ đã truyền, bộ giải mã SC tuần tự ước tính các bit đã truyền, bắt đầu với 𝑢0 đến 𝑢𝑁−1 . Tại bước 𝑖, nếu 𝑖 không nằm trong tập hợp đóng băng, bộ giải mã SC ước tính 𝑢̂𝑖 sao cho: ̂0𝑖−1 |𝑢𝑖 =0) Pr(𝑦,𝑢 0, 𝑖𝑓 >1 𝑢̂𝑖 = { ̂0𝑖−1 |𝑢𝑖 =1) Pr(𝑦,𝑢 (2) 1, 𝑜𝑡ℎ𝑒𝑟𝑤𝑖𝑠𝑒, trong đó Pr(𝑦, 𝑢̂0𝑖−1 |𝑢𝑖 = 𝑏) biểu diễn xác suất mà y đã nhận được, cho các bit được giải mã trước đó là 𝑢̂0𝑖−1 , với bit được giải mã hiện tại là 𝑏, trong đó 𝑏 ∈ {0, 1}. Trong ngữ cảnh này, tỷ lệ xác suất trong hàm trên đóng vai trò là tỷ lệ khả năng (LR) của bit 𝑢̂𝑖 . Thuật toán giải mã SC tuần tự đánh giá tỷ lệ khả năng LR 𝐿𝑖 của mỗi bit 𝑢...'

5.1. Ước tính các bit đã truyền tuần tự

Bộ giải mã SC tuần tự ước tính các bit đã truyền, bắt đầu với 𝑢0 đến 𝑢𝑁−1 . Việc này đảm bảo rằng mỗi bit được giải mã dựa trên thông tin của các bit đã được giải mã trước đó. Từ khóa quan trọng: Decoding algorithm, Successive cancellation decoder (SCD).

5.2. Tính tỷ lệ khả năng LR của mỗi bit

Thuật toán giải mã SC tuần tự đánh giá tỷ lệ khả năng LR 𝐿𝑖 của mỗi bit 𝑢. Tỷ lệ khả năng (LR) là một thông số quan trọng trong quá trình giải mã. Từ khóa quan trọng: Log-likelihood ratio (LLR), Decoding algorithm, Successive cancellation decoder (SCD).

VI. Thiết Kế Kiến Trúc Phần Cứng Cho Bộ Giải Mã Bán Song Song Semi Parallel

Thiết kế bộ giải mã Semi-parallel SC decoder là một cách tiếp cận hiệu quả để triển khai phần cứng Polar codes. Kiến trúc này tận dụng tính chất song song của thuật toán giải mã SC, cho phép xử lý đồng thời nhiều bit, giúp tăng thông lượng. Tuy nhiên, cần cân nhắc các yếu tố như độ phức tạp phần cứng và độ trễ để đạt được hiệu suất tối ưu. Việc tối ưu hóa kiến trúc bộ xử lý (PE) cũng rất quan trọng để giảm tài nguyên phần cứng và cải thiện tần số hoạt động.

6.1. Ưu điểm của kiến trúc bán song song trong giải mã SC

Kiến trúc bán song song tận dụng tính song song của thuật toán giải mã SC, cho phép xử lý đồng thời nhiều bit, giúp tăng thông lượng. Điều này đặc biệt quan trọng trong các ứng dụng yêu cầu tốc độ cao. Từ khóa quan trọng: Partial parallel decoding, High-throughput decoder, Hardware acceleration.

6.2. Các yếu tố cần cân nhắc khi thiết kế bộ giải mã bán song song

Cần cân nhắc các yếu tố như độ phức tạp phần cứng và độ trễ để đạt được hiệu suất tối ưu. Việc cân bằng giữa thông lượng, tài nguyên phần cứng và độ trễ là một thách thức trong thiết kế. Từ khóa quan trọng: Resource utilization, Decoder complexity, Low-latency decoder.

6.3. Tối ưu hóa kiến trúc bộ xử lý PE để giảm tài nguyên

Việc tối ưu hóa kiến trúc bộ xử lý (PE) cũng rất quan trọng để giảm tài nguyên phần cứng và cải thiện tần số hoạt động. Điều này bao gồm việc giảm số lượng cổng logic và tối ưu hóa đường dẫn tín hiệu. Từ khóa quan trọng: Hardware design, Resource utilization, FPGA implementation.

Nội dung chính

Tổng quan nghiên cứu

Kỷ nguyên mạng thông tin di động thế hệ thứ 5 (5G) đặt ra những tiêu chuẩn kỹ thuật vô cùng khắt khe về hiệu năng truyền tải, trong đó độ trễ truyền dữ liệu phải đạt mức dưới 1 mili-giây và độ tin cậy kết nối đạt mức tối thiểu 99,999%. Để đáp ứng các chỉ tiêu này, tổ chức tiêu chuẩn hóa 3GPP đã chính thức lựa chọn mã cực (Polar Code) làm chuẩn mã hóa kênh kiểm soát cho giao diện vô tuyến 5G eMBB. Tuy nhiên, rào cản lớn nhất khi triển khai mã cực trên phần cứng thực tế nằm ở thuật toán giải mã Successive Cancellation (SC) truyền thống: tính chất giải mã tuần tự từng bit tạo ra độ trễ chu kỳ lớn, trong khi kiến trúc bán song song (Semi-Parallel SC) điển hình lại bị thắt nút cổ chai bởi đường trễ tới hạn dài, làm giới hạn tần số hoạt động cực đại (Fmax) ở mức khoảng 173 MHz.

Luận văn thạc sĩ chuyên ngành Kỹ thuật Điện tử với đề tài "Thiết kế phần cứng giải mã cực (Polar Code) cho 5G thực hiện trên FPGA/ASIC" của tác giả Nguyễn Đức Nam, dưới sự hướng dẫn của Tiến sĩ Trần Hoàng Linh tại Trường Đại học Bách khoa – ĐHQG TP.HCM, tập trung giải quyết triệt để bài toán tối ưu hóa thông lượng và giảm độ trễ giải mã. Nghiên cứu đề xuất kiến trúc cải tiến cho bộ giải mã SC độ dài khối 1024 bit, kết hợp kỹ thuật giải mã song song 2 bit ở tầng cuối cùng và tái cấu trúc phần tử xử lý (Processing Element – PE). Công trình được hoàn thành trong giai đoạn từ tháng 9 năm 2023 đến tháng 12 năm 2023 và bảo vệ thành công vào tháng 1 năm 2024. Kết quả thực nghiệm khẳng định thiết kế đã rút ngắn chính xác 512 chu kỳ xung nhịp, đẩy tần số Fmax lên 203 MHz và nâng thông lượng xử lý lên 132 Mbps, vượt hơn 50% so với kiến trúc bán song song tiêu chuẩn.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết phân cực kênh (Channel Polarization) do Erdal Arıkan công bố năm 2008. Bằng phép biến đổi ma trận sinh thông qua tích Kronecker bậc n của ma trận cơ sở F cỡ 2x2, N kênh truyền nhị thạch không nhớ đối xứng rời rạc được chuyển hóa thành nhóm các kênh phân cực. Trong đó, K kênh có dung lượng tiệm cận 1 được sử dụng để truyền bit thông tin, trong khi N trừ K kênh suy hao có xác suất lỗi cao được gán giá trị cố định gọi là bit đóng băng (frozen bits).

Quá trình giải mã Successive Cancellation (SC) vận hành trên biểu đồ cánh bướm (butterfly-based decoding graph) thông qua việc lan truyền các giá trị tỷ số log-likelihood (LLR) giữa các tầng. Để thích ứng tối ưu với phần cứng số, thuật toán được chuyển đổi từ miền tỷ số xác suất (LR) sang miền logarit (LLR) với phép xấp xỉ Min-Sum thông qua hai hàm tính toán cốt lõi: hàm f (tính toán dựa trên phép toán dấu XOR và giá trị tuyệt đối nhỏ nhất giữa hai LLR) và hàm g (tính toán cộng trừ phụ thuộc vào bit tổng riêng phần s_hat). Kiến trúc bán song song (Semi-Parallel SC) giới hạn số lượng phần tử xử lý ở mức P phần tử (với P=64 cho khối N=1024), giúp tối ưu hóa hệ số sử dụng tài nguyên phần cứng alpha_SP tăng gấp 8 lần so với kiến trúc đường dây đầy đủ, đồng thời duy trì hệ số tốc độ tương đối sigma_SP đạt trên 90%.

Phương pháp nghiên cứu

Nghiên cứu áp dụng quy trình kiểm chứng đa tầng kết hợp giữa mô phỏng toán học, mô phỏng hành vi phần cứng và đo kiểm thực nghiệm trên vi mạch khả trình FPGA:

• Nguồn dữ liệu và cỡ mẫu: Cỡ mẫu mô phỏng bao gồm 100.000 khối dữ liệu độc lập. Mỗi khối mang 512 bit thông tin ngẫu nhiên, được mã hóa cực thành từ mã 1024 bit, điều chế khóa dịch pha nhị phân (BPSK) và truyền qua kênh nhiễu Gauss trắng cộng (AWGN) với các mức tỷ số tín hiệu trên nhiễu (Eb/N0) khác nhau.
• Phương pháp chọn mẫu: Phương pháp lấy mẫu ngẫu nhiên độc lập phân phối đều (Monte Carlo Simulation) được lập trình hoàn toàn trên môi trường MATLAB để xây dựng mô hình đối sánh chuẩn (Golden Model), phản ánh chính xác các đặc trưng thống kê của kênh truyền vô tuyến thực tế.
• Lý do lựa chọn phương pháp phân tích: Việc kết hợp mô phỏng thuật toán trên MATLAB, mô phỏng chức năng mức RTL trên phần mềm ModelSim và tổng hợp thực tế trên chip Altera Stratix IV thông qua công cụ Intel Quartus Prime 22.0 cho phép đánh giá chính xác độ trễ tới hạn, tài nguyên logic ALUTs, thanh ghi và sai số lượng tử hóa 5-bit. Toàn bộ tính đúng đắn của phần cứng được xác thực trực tiếp trên bo mạch FPGA DE10 thông qua công cụ phân tích logic nhúng Signal Tap.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp và thực nghiệm phần cứng trên vi mạch FPGA Altera Stratix IV đã mang lại các kết quả đột phá về hiệu năng:

1. Rút ngắn 512 chu kỳ độ trễ giải mã: Bằng việc tích hợp phần tử xử lý đặc biệt PE0 thực hiện giải mã suy đoán song song 2 bit đồng thời tại tầng cuối (stage 0), số chu kỳ xung nhịp cần thiết để giải mã hoàn tất một khối từ mã 1024 bit đã giảm từ 2084 chu kỳ (ở kiến trúc bán song song gốc) xuống còn 1572 chu kỳ, tương đương mức cắt giảm chính xác 24,57% độ trễ xử lý.
2. Nâng cao tần số hoạt động cực đại Fmax lên 203 MHz: Phân tích đường trễ tới hạn chỉ ra rằng kiến trúc PE truyền thống bị suy giảm tốc độ do bộ chuyển đổi bù 2 và bộ cộng tràn. Thiết kế mới tính toán song song 3 trường hợp độ lớn (|La| - |Lb|, |Lb| - |La|, |La| + |Lb|) rồi sử dụng bộ dồn kênh chọn kết quả, giúp tần số Fmax tăng từ 173 MHz lên 203 MHz tại góc quét nhiệt độ công nghiệp chậm (Slow 900mV 85°C Model), tương ứng mức tăng 17,34%.
3. Tăng thông lượng giải mã lên 132 Mbps: Thông lượng tổng thể của bộ giải mã đạt 132 Mbps, vượt hơn 55,29% so với mức 85 Mbps của thiết kế bán song song tham chiếu, đáp ứng xuất sắc yêu cầu xử lý luồng dữ liệu thời gian thực trong các khối điều khiển 5G.
4. Tối ưu hóa hiệu quả sử dụng tài nguyên: Thiết kế triển khai toàn bộ bộ nhớ LLR bằng 10.235 thanh ghi và 50.568 ALUTs thay vì dùng khối RAM nhúng để đạt tốc độ truy xuất song song trong 1 chu kỳ. Phần logic giải mã còn lại chỉ tiêu tốn 5.060 ALUTs và 1.046 thanh ghi, giúp tiết kiệm 645 thanh ghi và chỉ tăng thêm 930 ALUTs so với kiến trúc tiêu chuẩn.

Thảo luận kết quả

Các kết quả thực nghiệm đạt được chứng minh tính đúng đắn của giải pháp thiết kế kiến trúc phần cứng. Trong bảng so sánh tổng hợp tài nguyên vi mạch, mức tăng nhẹ 930 ALUTs hoàn toàn tập trung vào 8 bộ dồn kênh 2 lối vào bổ sung bên trong phần tử PE0 và logic dự đoán nhánh của 64 bộ PE cải tiến. Do toàn bộ khối xử lý PE chỉ chiếm khoảng 5,5% tổng số ALUTs của hệ thống, sự đánh đổi diện tích này mang lại hiệu quả vượt bậc khi giải phóng được nút thắt đường trễ tính toán.

Khi trực quan hóa dữ liệu qua đồ thị phân tích thời gian đa góc (Multicorner Timing Analyzer) tại các mức điện áp 900mV và dải nhiệt độ từ 0°C đến 85°C, hệ thống luôn duy trì trạng thái hoạt động ổn định không phát sinh lỗi vi phạm thời gian thiết lập (setup time) hay thời gian giữ (hold time). Việc kiểm tra 100.000 vector kiểm thử trên ModelSim và kit DE10 cho thấy các trường hợp xuất hiện lỗi lệch bit bắt nguồn thuần túy từ hiện tượng tràn bit khi lượng tử hóa cố định 5-bit trong môi trường kênh truyền có độ ồn cao, hoàn toàn trùng khớp với dự báo lý thuyết.

Đề xuất và khuyến nghị

Nhằm hoàn thiện và mở rộng khả năng ứng dụng thực tiễn của công trình, 4 khuyến nghị then chốt được đề xuất:

• Tối ưu hóa mạng logic cập nhật tổng riêng phần: Nhóm nghiên cứu vi mạch cần tái cấu trúc khối Partial Sum Update Logic và các thanh ghi ghép kênh thời gian để cắt giảm thêm 15% đường trễ trễ tới hạn còn lại, dự kiến hoàn thành trong lộ trình 6 tháng.
• Nâng cấp lên kiến trúc giải mã danh sách kết hợp CRC (CRC-Aided SCL): Đội ngũ kỹ thuật nên tích hợp kiến trúc SC cải tiến này vào bộ giải mã danh sách với độ rộng danh sách L=4 hoặc L=8 nhằm nâng cao độ lợi mã hóa (coding gain), bám sát yêu cầu kỹ thuật của các kênh vật lý 3GPP 5G NR PDCCH/PUCCH trong vòng 9 đến 12 tháng tới.
• Ứng dụng cơ chế lượng tử hóa thích nghi (Adaptive Quantization): Các kỹ sư giải thuật nên nghiên cứu mở rộng độ dài từ dữ liệu nội bộ từ 5-bit lên 6-bit hoặc 7-bit cho các tầng tính toán nhạy cảm, nhằm hạ thấp tỷ lệ lỗi khung (FER) xuống dưới mức 0,0001 tại vùng SNR thấp trong vòng 3 tháng.
• Triển khai hiện thực hóa trên chip chuyên dụng ASIC: Đơn vị phát triển sản phẩm cần chuyển đổi mã nguồn Verilog từ nền tảng FPGA sang quy trình công nghệ bán dẫn tiêu chuẩn (như TSMC 28nm hoặc 16nm FinFET) để nâng xung nhịp hoạt động vượt ngưỡng 600 MHz và giảm công suất tiêu thụ xuống dưới 50 mW trong vòng 1 năm.

Đối tượng nên tham khảo luận văn

Công trình luận văn mang lại giá trị học thuật và ứng dụng thực tiễn cao cho 4 nhóm đối tượng:

• Kỹ sư thiết kế vi mạch số (FPGA/ASIC Design Engineers): Tham khảo chi tiết kiến trúc RTL của các phần tử xử lý PE tối ưu, giải pháp điều khiển bộ nhớ LLR không xung đột và kỹ thuật giải mã suy đoán song song 2 bit để áp dụng vào các dự án modem số.
• Nhà nghiên cứu và chuyên gia công nghệ viễn thông: Khai thác mô hình toán học giải mã Min-Sum, dữ liệu đối sánh hiệu năng BER/FER trên kênh AWGN và phương pháp phân cực kênh ứng dụng trong hệ thống thông tin vô tuyến 5G/6G.
• Học viên cao học và sinh viên ngành Điện tử - Viễn thông: Sử dụng làm tài liệu học tập mẫu mực về quy trình thiết kế số từ mô phỏng giải thuật trên MATLAB, thiết kế phần cứng bằng Verilog HDL, mô phỏng kiểm tra bằng ModelSim đến hiện thực hóa trên kit phần cứng.
• Các doanh nghiệp sản xuất thiết bị truyền dẫn vô tuyến: Tiếp cận giải pháp IP Core giải mã mã cực có thông lượng cao, chi phí phần cứng hợp lý để tích hợp vào các trạm gốc mini, thiết bị đầu cuối IoT hoặc bộ xử lý băng tầng cơ sở.

Câu hỏi thường gặp

Vì sao mã cực được lựa chọn làm chuẩn mã hóa kênh kiểm soát trong mạng 5G?
Mã cực là loại mã hóa đầu tiên trong lý thuyết thông tin chứng minh được khả năng đạt tới dung lượng kênh Shannon với độ phức tạp thuật toán thấp. Khi kết hợp với phương pháp kiểm tra bit dư thừa CRC, mã cực mang lại hiệu năng sửa lỗi vượt trội ở các khối dữ liệu ngắn và vừa, đáp ứng chính xác yêu cầu truyền tin điều khiển 5G.

Kỹ thuật nào giúp kiến trúc giải mã trong luận văn tiết kiệm được 512 chu kỳ xung nhịp?
Nghiên cứu tích hợp khối PE0 chuyên dụng tại tầng tính toán cuối cùng (stage 0). Khối này thực hiện giải mã suy đoán đồng thời cả hai bit liên tiếp bằng cách tính trước các nhánh giá trị của hàm g song song với quá trình tính hàm f, giúp hoàn thành giải mã 2 bit trong cùng 1 chu kỳ thay vì 2 chu kỳ riêng biệt.

Việc tính toán song song 3 trường hợp độ lớn của hàm g giải quyết vấn đề gì?
Trong thiết kế gốc, đường trễ tới hạn bị kéo dài do phải chuyển đổi số bù 2 rồi mới đưa qua bộ cộng. Bằng cách tính song song ba giá trị (|La| - |Lb|), (|Lb| - |La|) và (|La| + |Lb|) rồi dùng mạch dồn kênh điều khiển bởi dấu và bit tổng riêng phần, đường nạp chuỗi cộng bị loại bỏ, giúp tần số xung nhịp Fmax tăng vọt lên 203 MHz.

Tại sao tác giả lại sử dụng thanh ghi thay vì các khối RAM nhúng trên FPGA để lưu trữ LLR?
Bộ giải mã bán song song đòi hỏi các phần tử xử lý phải đọc và ghi đồng thời nhiều từ dữ liệu LLR trong duy nhất một chu kỳ xung nhịp. Việc sử dụng thanh ghi kết hợp mạng dồn kênh loại bỏ hoàn toàn hiện tượng nghẽn cổ chai cổng đọc/ghi của RAM khối, bảo đảm tính liên tục của luồng xử lý và nâng cao tần số làm việc.

Hiện tượng sai lệch thông điệp trong một số trường hợp kiểm thử bắt nguồn từ đâu?
Sai số xuất hiện trong một tỷ lệ nhỏ các khối kiểm thử là do việc cố định độ dài biểu diễn dữ liệu ở mức 5-bit lượng tử hóa theo chuẩn tham chiếu. Khi tín hiệu trải qua nhiều tầng tính toán cánh bướm liên tiếp, hiện tượng cắt tỉa bit và tràn số cục bộ đã gây suy giảm độ chính xác của giá trị LLR mềm.

Kết luận

• Luận văn đã hoàn thành xuất sắc việc thiết kế, mô phỏng và thực thi thành công bộ giải mã mã cực SC bán song song cho từ mã 1024 bit trên vi mạch FPGA Altera Stratix IV và kit DE10.
• Sáng tạo kiến trúc giải mã song song 2 bit tại tầng cuối giúp cắt giảm chính xác 512 chu kỳ độ trễ (đạt 1572 chu kỳ so với 2084 chu kỳ gốc).
• Tối ưu hóa thành công phần tử xử lý PE, triệt tiêu đường trễ tới hạn phức tạp và nâng tần số hoạt động cực đại Fmax lên mức 203 MHz.
• Đạt thông lượng xử lý ấn tượng 132 Mbps, tăng hơn 50% hiệu năng so với kiến trúc bán song song chuẩn mà vẫn duy trì mức tiêu tốn tài nguyên tối ưu.
• Kế hoạch phát triển tiếp theo tập trung vào việc tích hợp giải thuật giải mã danh sách SCL có hỗ trợ CRC và hiện thực hóa thiết kế trên chip chuyên dụng ASIC.

Quý độc giả, kỹ sư vi mạch và nhà nghiên cứu quan tâm có thể khai thác toàn bộ cấu trúc kiến trúc, phương pháp luận và các thông số thực nghiệm chi tiết trong toàn văn luận văn thạc sĩ tại Thư viện Trường Đại học Bách khoa – ĐHQG TP.HCM để ứng dụng vào các nghiên cứu và dự án phát triển phần cứng viễn thông tiên tiến.

Trích đoạn nội dung tài liệu

VIETNAM NATIONAL UNIVERSITY HO CHI MINH CITY HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY NGUYỄN ĐỨC NAM POLAR CODE DECODER HARDWARE DESIGN FOR 5G IMPLEMENTED ON FPGA/ASIC Major: Electronics Engineering Major code: 8520203 MASTER’S THESIS HO CHI MINH CITY, January 2024 THIS THESIS IS COMPLETED AT HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY – VNU-HCM Supervisor: Doctor Trần Hoàng Linh Examiner 1: Doctor Bùi Trọng Tú Examiner 2: Doctor Nguyễn Minh Sơn This master’s thesis is defended at HCM City University of Technology, VNU- HCM City on January 12th 2024 Master’s Thesis Committee: 1. Associate Professors – Doctor Trương Quang Vinh : Chairman 2. Associate Professors – Doctor Hoàng Trang : Commissioner 3. Doctor – Nguyễn Lý Thiên Trường : Secretary 4.

Doctor – Bùi Trọng Tú : Reviewer 1 5. Doctor – Nguyễn Minh Sơn : Reviewer 2 Approval of the Chair of Master’s Thesis Committee and Dean of Faculty of Electrical and Electronics Engineering after the thesis being corrected (If any). CHAIR OF THESIS COMMITTEE DEAN OF FACULTY OF ELECTRICAL AND ELECTRONICS ENGINEERING ii VIETNAM NATIONAL UNIVERSITY - HO CHI MINH CITY SOCIALIST REPUBLIC OF VIETNAM HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY Independence – Freedom - Happiness THE TASK SHEET OF MASTER’S THESIS Full name: Nguyễn Đức Nam Student ID: 2070356 Date of birth: 29-04-1996 Place of birth: Bà Rịa – Vũng Tàu Major: Electronics Engineering Major ID: 8520203 I. THESIS TITLE (In Vietnamese): THIẾT KẾ PHẦN CỨNG GIẢI MÃ CỰC (POLAR CODE) CHO 5G THỰC HIỆN TRÊN FPGA/ASIC II.

THESIS TITLE (In English): POLAR CODE DECODER HARDWARE DESIGN FOR 5G IMPLEMENTED ON FPGA/ASIC III. TASKS AND CONTENTS: To design and implement a polar code SC decoder on an FPGA using Verilog, improve the throughputs of the Semi-parallel Successive Cancellation. To reduce latency cycles by improving the architecture to decode the codeword in parallel based on the Semi-parallel Successive Cancellation. To improve fmax by analyzing and reducing the most critical delay path of the Semi-parallel Successive Cancellation.

To evaluate the performance of the FPGA-based polar code implementation in terms of resource utilization, fmax, latency, throughput. THESIS START DAY: 4/9/2023 V. THESIS COMPLETION DAY: 18/12/2023 VI. SUPERVISOR: DOCTOR TRẦN HOÀNG LINH Ho Chi Minh City, date 18/12/2023 SUPERVISOR HEAD OF DEPARTMENT (Full name and signature) (Full name and signature) DEAN OF FACULTY OF ELECTRICAL AND ELECTRONICS ENGINEERING (Full name and signature) iii ACKNOWLEDGEMENTS During my time studying and training at Ho Chi Minh City University of Technology, I received enthusiastic guidance and teaching from teachers, especially teachers working at the Department of Electrical and Electronics Engineering have imparted to me theoretical and practical knowledge over the past time.

During the process of writing my thesis, I received encouragement, guidance and valuable help from teachers, family and friends. With the deepest respect and gratitude, I would like to send my sincere thanks to the teachers of Ho Chi Minh City University of Science and Technology, the teachers of the Department of Electrical and Electronics Engineering - those who are constantly enthusiastic and inspiring to gain valuable knowledge for us. In particular, I would like to send my sincere thanks to my instructor - Dr. Tran Hoang Linh.

Over the past time, thanks to your enthusiastic help and guidance, I have had valuable and useful experiences. Your comments, encouragement and encouragement are the driving force for me to try my best to complete this thesis. Through this, I also send my sincere thanks to my family, friends and especially my parents - who always care, support and assist me in successfully completing this thesis. With limited time and limited experience, the thesis will inevitably have shortcomings.

I look forward to receiving comments and guidance from teachers so that I can improve, supplement knowledge, raise awareness and better serve practical work in the future. I sincerely thank you. Best regards, Ho Chi Minh City, date 18/12/2023 Nguyễn Đức Nam iv ABSTRACT This thesis demonstrate an effective field-programmable gate array (FPGA) implementation of successive-cancellation (SC) decoder for Polar code that is standard in 5G wireless system. We focus on improving the best contribution architecture Semi- parallel SC decoder.