Thiết kế phần cứng giải mã cực cho 5G trên FPGA

Thiết kế phần cứng bộ giải mã mã Polar cho 5G được triển khai trên FPGA, tối ưu hóa hiệu suất và khả năng mở rộng trong truyền thông.

• Tác giả: Nguyễn Đức Nam
• Người hướng dẫn: TS. Trần Hoàng Linh
• Trường học: Ho Chi Minh City University of Technology
• Chuyên ngành: Electronics Engineering
• Đề tài: Polar Code Decoder Hardware Design for 5G Implemented on FPGA/ASIC
• Loại tài liệu: master’s thesis
• Năm xuất bản: 2024
• Địa điểm: Ho Chi Minh City

Tóm tắt

I. Tổng Quan Thiết Kế Phần Cứng Giải Mã Polar Code Cho 5G

Polar code, được giới thiệu bởi Arıkan vào năm 2008, đánh dấu một đột phá lý thuyết quan trọng trong việc đạt được dung lượng kênh đối xứng. Các mã này dựa trên khái niệm channel polarization, trong đó việc kết hợp và phân chia các kênh dẫn đến sự biến đổi của một tập hợp các kênh rời rạc đối xứng đầu vào nhị phân (B-DMC) giống hệt nhau thành một nhóm các kênh phân cực. Trong quá trình chuyển đổi này, một số kênh trở nên không ồn, đạt đến dung lượng là một (good channels), trong khi những kênh khác trở nên ồn ào, với dung lượng giảm xuống bằng không (bad channels). Cách tiếp cận sáng tạo này cho phép tối ưu hóa hiệu suất kênh thông qua các kỹ thuật channel polarization chiến lược. Khi số lượng kênh, hay độ dài mã, tiến đến vô cùng, tỷ lệ good channels so với tổng số kênh hội tụ về dung lượng của kênh ban đầu. Điều này phân biệt Polar codes với các mã kênh truyền thống như Turbo/LDPC codes. Polar codes giới thiệu một khái niệm mới trong thiết kế mã hóa, khác biệt so với các phương pháp thông thường và thể hiện một quan điểm độc đáo về tối ưu hóa các hệ thống truyền thông. Trong các ứng dụng thực tế, mã hóa kênh đóng vai trò là một công nghệ quan trọng để đảm bảo truyền tải đáng tin cậy, đặc biệt là trong truyền thông không dây. Các hệ thống 5G đưa ra các yêu cầu khắt khe hơn về độ trễ truyền tải (1ms) và độ tin cậy (99,999%), đặt ra những thách thức mà Turbo codes truyền thống khó có thể đáp ứng được.

1.1. Lịch sử phát triển Channel Coding trong các hệ thống Wireless

Hình 1-1 minh họa sự tiến triển của các ứng dụng mã kênh trong các hệ thống không dây từ 3G đến 5G. Lộ trình này nêu bật vai trò then chốt của mã hóa kênh trong việc nâng cao độ tin cậy và hiệu suất của các công nghệ truyền thông không dây trong những năm qua. Năm 2019, IEEE communication society đã công bố những bài đọc hay nhất về Polar coding trực tuyến cho thấy rằng Polar codes cung cấp hiệu suất sửa lỗi tuyệt vời với độ phức tạp giải mã thấp cho các khối có độ dài thực tế khi kết hợp giải mã List SC với kiểm tra CRC. Những đặc điểm thuận lợi này đã dẫn đến việc Polar codes được sử dụng trong tiêu chuẩn không dây 5G, đó là một minh chứng cho hiệu suất vượt trội của chúng. Thiết kế kiến trúc thông lượng cao và độ trễ thấp là vấn đề then chốt của việc triển khai phần cứng. Do đó, luận văn này tập trung vào việc tối ưu hóa việc triển khai FPGA của Semi-parallel SC decoder, vốn là cốt lõi của phương pháp LSCD ban đầu. Các từ khóa quan trọng: 5G NR (New Radio), Channel coding, Error correction code.

1.2. Giải mã Successive Cancellation List LSCD và vai trò của SC

Để giải mã Polar codes, khái niệm list successive cancellation decoding (LSCD) đã được giới thiệu. LSCD liên quan đến việc tạo ra L đường dẫn giải mã bằng cách sử dụng L giải mã successive cancellation decodings (SCDs) song song. Tuy nhiên, điều quan trọng cần lưu ý là phương pháp này đi kèm với sự gia tăng độ phức tạp triển khai và độ trễ giải mã. Các cải tiến trong việc triển khai bộ giải mã successive cancellation (SC) đóng một vai trò quan trọng trong việc cải thiện việc triển khai tổng thể của LSCD. Do đó, trọng tâm của chúng tôi tập trung vào việc tối ưu hóa việc triển khai FPGA của Semi-parallel SC decoder, vốn là cốt lõi của phương pháp LSCD ban đầu. Từ khóa quan trọng: Decoding algorithm, Successive cancellation decoder (SCD), Successive cancellation list decoder (SCL).

II. Nghiên Cứu Liên Quan Đến Thiết Kế Phần Cứng Giải Mã Polar Code

Trong lĩnh vực triển khai phần cứng, có một sự theo đuổi kiến trúc thông lượng cao và độ trễ thấp cho cả bộ giải mã Successive Cancellation (SC) và Successive Cancellation List (SCL) trong các ứng dụng thực tế. Leroux et al. [7] đã giới thiệu kiến trúc cây đường ống để tăng cường thông lượng của bộ giải mã SC, trong khi trong [5], họ đã đề xuất một kiến trúc bán song song cho mục đích tương tự. Dựa trên những tiến bộ này, Zhang và Parhi [8] đã thiết kế các kiến trúc tuần tự và chồng chéo để giảm hơn nữa độ trễ giải mã của bộ giải mã SC. Ngoài ra, Yuan và Parhi [9] đã giới thiệu khái niệm quyết định đa bit để cải thiện thông lượng của bộ giải mã SC. Những nỗ lực này nhấn mạnh những nỗ lực đang diễn ra để tối ưu hóa việc triển khai phần cứng bằng cách khám phá các thiết kế kiến trúc và kỹ thuật giải mã khác nhau, nhằm đạt được sự cân bằng giữa thông lượng cao và độ trễ thấp trong các quy trình giải mã.

2.1. So sánh các kiến trúc giải mã SC và SCL

Một số bài báo đã đi sâu vào việc triển khai FPGA của bộ giải mã cực, mỗi bài báo đưa ra những hiểu biết và phương pháp độc đáo [10] [5] [11] [12]. Pamuk [10] đã đóng góp bằng cách trình bày một cách triển khai FPGA của bộ giải mã lan truyền niềm tin được điều chỉnh cho Polar codes. Leroux et al. [5] đã giới thiệu một kiến trúc Semi-parallel Successive Cancellation (SC) decoder được thiết kế để tối đa hóa việc sử dụng tài nguyên FPGA một cách hiệu quả. Tuy nhiên, điều đáng chú ý là độ trễ liên quan đến kiến trúc bộ giải mã bán song song, như đã trình bày bởi Leroux et al. [5], bị giới hạn ở ít nhất 2 N – 2 chu kỳ. Do đó, thông lượng của nó bị giới hạn ở khoảng fmax/2N, trong đó N biểu thị độ dài của mã cực được xem xét và fmax biểu thị tần số xung nhịp tối đa. Từ khóa quan trọng: Decoder architecture, Decoder complexity, Decoder performance.

2.2. Giải pháp sử dụng logic kết hợp và đồng bộ để giảm độ trễ

Trong một cách tiếp cận khác, Dizdar et al. [12] đã đề xuất một kiến trúc bộ giải mã SC chỉ sử dụng các mạch logic kết hợp. Công trình của họ đã chứng minh rằng độ trễ có thể được giảm thiểu bằng cách kết hợp bộ giải mã SC kết hợp và đồng bộ có độ dài ngắn hơn. Những cách tiếp cận đa dạng này làm nổi bật những nỗ lực đang diễn ra để tăng cường việc triển khai FPGA của bộ giải mã cực bằng cách giải quyết các yếu tố như sử dụng tài nguyên, giảm độ trễ và hiệu quả giải mã tổng thể. Các từ khóa quan trọng: Low-latency decoder, High-throughput decoder, Hardware acceleration.

2.3. Cải thiện thông lượng và tối ưu hóa tài nguyên FPGA

Ideguchi đóng góp vào lĩnh vực này bằng một đề xuất đáng chú ý cho một triển khai FPGA hiệu quả của bộ giải mã Successive Cancellation (SC) cho Polar codes [13]. Trong công trình của họ, họ giới thiệu việc triển khai FPGA của kiến trúc bộ giải mã được thiết kế riêng cho mã cực có độ dài 1024 bit. Điều đáng chú ý, bộ giải mã FPGA của họ đạt được mức tăng thông lượng gấp ba lần so với bộ giải mã bán song song tuần tự thông thường, đồng thời quản lý để tránh sự gia tăng đáng kể trong việc sử dụng tài nguyên phần cứng. Sự nhấn mạnh vào việc đạt được thông lượng cao hơn với việc sử dụng tài nguyên được tối ưu hóa là một bước tiến đáng kể trong việc triển khai FPGA của bộ giải mã cực. Như một phần của công việc trong tương lai, trọng tâm được hướng tới việc tiếp tục nâng cao tần số, làm nổi bật một cam kết liên tục để nâng cao hiệu suất và hiệu quả của việc triển khai FPGA trong lĩnh vực giải mã mã cực. Sự theo đuổi liên tục cải tiến này phản ánh bản chất động của nghiên cứu trong bộ giải mã mã cực dựa trên FPGA.

III. Mục Tiêu Thiết Kế Bộ Giải Mã Polar Code Bán Song Song Trên FPGA

Bằng cách cải thiện Semi-parallel Successive Cancellation, kết quả mong đợi của chúng tôi là: Giảm N/2 chu kỳ độ trễ, 512 chu kỳ xung nhịp trong trường hợp N=1024. Cải thiện fmax từ 173MHz lên hơn 200MHz. Cải thiện thông lượng từ 85 Mbps lên hơn 130 Mbps. Chúng tôi thiết kế và triển khai bộ giải mã SC mã cực trên FPGA bằng Verilog, cải thiện thông lượng của Semi-parallel Successive Cancellation. Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc để giải mã mã từ song song dựa trên Semi-parallel Successive Cancellation. Cải thiện fmax bằng cách phân tích và giảm đường dẫn trễ quan trọng nhất của Semi-parallel Successive Cancellation. Đánh giá hiệu suất của việc triển khai mã cực dựa trên FPGA về sử dụng tài nguyên, fmax, độ trễ, thông lượng.

3.1. Thiết kế bộ giải mã SC mã cực trên FPGA bằng Verilog

Cần thiết kế và triển khai bộ giải mã SC mã cực trên FPGA bằng Verilog, cải thiện thông lượng của Semi-parallel Successive Cancellation. Sử dụng Verilog để mô tả phần cứng. Tối ưu hóa code để đảm bảo hiệu suất cao. Từ khóa quan trọng: Verilog, FPGA design flow, Hardware design.

3.2. Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc giải mã song song

Giảm chu kỳ độ trễ bằng cách cải thiện kiến trúc để giải mã mã từ song song dựa trên Semi-parallel Successive Cancellation. Nghiên cứu kiến trúc giải mã song song hiệu quả. Áp dụng các kỹ thuật tối ưu hóa để giảm độ trễ. Từ khóa quan trọng: Partial parallel decoding, Fully parallel decoding, Hybrid decoding.

3.3. Phân tích và giảm đường dẫn trễ quan trọng nhất

Cần cải thiện fmax bằng cách phân tích và giảm đường dẫn trễ quan trọng nhất của Semi-parallel Successive Cancellation. Sử dụng các công cụ phân tích thời gian để xác định đường dẫn trễ. Áp dụng các kỹ thuật giảm trễ để tăng fmax. Từ khóa quan trọng: Resource utilization, Power consumption, FPGA implementation.

IV. Xây Dựng Mã Hóa Polar Code Phương Pháp và Thuật Toán

Polar codes biểu diễn các mã khối tuyến tính có độ dài N = 2n, trong đó ma trận tạo của chúng được xây dựng thông qua lũy thừa Kronecker thứ n của ma trận 𝐹 = [1 0]. Ví dụ: đối với n = 3, Hình 2-1 mô tả biểu diễn đồ thị tương đương của 𝐹 ⨂3 , trong đó 𝑢 = 𝑢07 biểu diễn vectơ bit thông tin và 𝑥 = 𝑥07 biểu diễn mã từ được truyền qua kênh. Ký hiệu vectơ tuân theo các quy ước được thiết lập trong [1], cụ thể là 𝑢𝑎𝑏 bao gồm các bit 𝑢𝑎 , … , 𝑢𝑏 của vectơ u. Trong quá trình giải mã các vectơ đã nhận bằng bộ giải mã SC, mỗi bit ước tính 𝑢̂𝑖 theo giả định giải mã đúng cho các bit 𝑢0𝑖−1 , có xu hướng hướng tới một xác suất lỗi định trước, tiến gần đến 0 hoặc 0. Ngoài ra, như đã thiết lập trong [1], phần các bit ước tính có xác suất lỗi thấp hội tụ về dung lượng của kênh cơ bản. Polar codes tận dụng hiện tượng này, được gọi là phân cực kênh, bằng cách sử dụng 𝐾 bit đáng tin cậy nhất để truyền thông tin trong khi "đóng băng" hoặc đặt 𝑁 − 𝐾 bit còn lại thành một giá trị định trước, thường là 0.

4.1. Mã hóa Polar code với N 8

Hình 2-1 hiển thị biểu đồ tương đương của 𝐹 ⨂3 , trong đó 𝑢 = 𝑢07 biểu thị vectơ bit thông tin và 𝑥 = 𝑥07 biểu thị mã từ được truyền qua kênh. Ký hiệu vectơ tuân theo các quy ước được thiết lập trong [1], cụ thể là 𝑢𝑎𝑏 bao gồm các bit 𝑢𝑎 , … , 𝑢𝑏 của vectơ u. Từ khóa quan trọng: Polar coding, Channel coding, Encoding.

4.2. Ưu điểm của Polar codes phân cực kênh

Polar codes tận dụng hiện tượng phân cực kênh bằng cách sử dụng 𝐾 bit đáng tin cậy nhất để truyền thông tin trong khi "đóng băng" hoặc đặt 𝑁 − 𝐾 bit còn lại thành một giá trị định trước, thường là 0. Việc phân cực kênh giúp tối ưu hóa hiệu suất của mã. Từ khóa quan trọng: Channel coding, Channel polarization, Polar coding.

V. Giải Mã Successive Cancellation SC Phương Pháp và Thuật Toán

Khi được cung cấp một vectơ đã nhận tương ứng với một mã từ đã truyền, bộ giải mã SC tuần tự ước tính các bit đã truyền, bắt đầu với 𝑢0 đến 𝑢𝑁−1 . Tại bước 𝑖, nếu 𝑖 không nằm trong tập hợp đóng băng, bộ giải mã SC ước tính 𝑢̂𝑖 sao cho: ̂0𝑖−1 |𝑢𝑖 =0) Pr(𝑦,𝑢 0, 𝑖𝑓 >1 𝑢̂𝑖 = { ̂0𝑖−1 |𝑢𝑖 =1) Pr(𝑦,𝑢 (2) 1, 𝑜𝑡ℎ𝑒𝑟𝑤𝑖𝑠𝑒, trong đó Pr(𝑦, 𝑢̂0𝑖−1 |𝑢𝑖 = 𝑏) biểu diễn xác suất mà y đã nhận được, cho các bit được giải mã trước đó là 𝑢̂0𝑖−1 , với bit được giải mã hiện tại là 𝑏, trong đó 𝑏 ∈ {0, 1}. Trong ngữ cảnh này, tỷ lệ xác suất trong hàm trên đóng vai trò là tỷ lệ khả năng (LR) của bit 𝑢̂𝑖 . Thuật toán giải mã SC tuần tự đánh giá tỷ lệ khả năng LR 𝐿𝑖 của mỗi bit 𝑢...'

5.1. Ước tính các bit đã truyền tuần tự

Bộ giải mã SC tuần tự ước tính các bit đã truyền, bắt đầu với 𝑢0 đến 𝑢𝑁−1 . Việc này đảm bảo rằng mỗi bit được giải mã dựa trên thông tin của các bit đã được giải mã trước đó. Từ khóa quan trọng: Decoding algorithm, Successive cancellation decoder (SCD).

5.2. Tính tỷ lệ khả năng LR của mỗi bit

Thuật toán giải mã SC tuần tự đánh giá tỷ lệ khả năng LR 𝐿𝑖 của mỗi bit 𝑢. Tỷ lệ khả năng (LR) là một thông số quan trọng trong quá trình giải mã. Từ khóa quan trọng: Log-likelihood ratio (LLR), Decoding algorithm, Successive cancellation decoder (SCD).

VI. Thiết Kế Kiến Trúc Phần Cứng Cho Bộ Giải Mã Bán Song Song Semi Parallel

Thiết kế bộ giải mã Semi-parallel SC decoder là một cách tiếp cận hiệu quả để triển khai phần cứng Polar codes. Kiến trúc này tận dụng tính chất song song của thuật toán giải mã SC, cho phép xử lý đồng thời nhiều bit, giúp tăng thông lượng. Tuy nhiên, cần cân nhắc các yếu tố như độ phức tạp phần cứng và độ trễ để đạt được hiệu suất tối ưu. Việc tối ưu hóa kiến trúc bộ xử lý (PE) cũng rất quan trọng để giảm tài nguyên phần cứng và cải thiện tần số hoạt động.

6.1. Ưu điểm của kiến trúc bán song song trong giải mã SC

Kiến trúc bán song song tận dụng tính song song của thuật toán giải mã SC, cho phép xử lý đồng thời nhiều bit, giúp tăng thông lượng. Điều này đặc biệt quan trọng trong các ứng dụng yêu cầu tốc độ cao. Từ khóa quan trọng: Partial parallel decoding, High-throughput decoder, Hardware acceleration.

6.2. Các yếu tố cần cân nhắc khi thiết kế bộ giải mã bán song song

Cần cân nhắc các yếu tố như độ phức tạp phần cứng và độ trễ để đạt được hiệu suất tối ưu. Việc cân bằng giữa thông lượng, tài nguyên phần cứng và độ trễ là một thách thức trong thiết kế. Từ khóa quan trọng: Resource utilization, Decoder complexity, Low-latency decoder.

6.3. Tối ưu hóa kiến trúc bộ xử lý PE để giảm tài nguyên

Việc tối ưu hóa kiến trúc bộ xử lý (PE) cũng rất quan trọng để giảm tài nguyên phần cứng và cải thiện tần số hoạt động. Điều này bao gồm việc giảm số lượng cổng logic và tối ưu hóa đường dẫn tín hiệu. Từ khóa quan trọng: Hardware design, Resource utilization, FPGA implementation.

Trích đoạn nội dung tài liệu

VIETNAM NATIONAL UNIVERSITY HO CHI MINH CITY HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY NGUYỄN ĐỨC NAM POLAR CODE DECODER HARDWARE DESIGN FOR 5G IMPLEMENTED ON FPGA/ASIC Major: Electronics Engineering Major code: 8520203 MASTER’S THESIS HO CHI MINH CITY, January 2024 THIS THESIS IS COMPLETED AT HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY – VNU-HCM Supervisor: Doctor Trần Hoàng Linh Examiner 1: Doctor Bùi Trọng Tú Examiner 2: Doctor Nguyễn Minh Sơn This master’s thesis is defended at HCM City University of Technology, VNU- HCM City on January 12th 2024 Master’s Thesis Committee: 1. Associate Professors – Doctor Trương Quang Vinh : Chairman 2. Associate Professors – Doctor Hoàng Trang : Commissioner 3. Doctor – Nguyễn Lý Thiên Trường : Secretary 4.

Doctor – Bùi Trọng Tú : Reviewer 1 5. Doctor – Nguyễn Minh Sơn : Reviewer 2 Approval of the Chair of Master’s Thesis Committee and Dean of Faculty of Electrical and Electronics Engineering after the thesis being corrected (If any). CHAIR OF THESIS COMMITTEE DEAN OF FACULTY OF ELECTRICAL AND ELECTRONICS ENGINEERING ii VIETNAM NATIONAL UNIVERSITY - HO CHI MINH CITY SOCIALIST REPUBLIC OF VIETNAM HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY Independence – Freedom - Happiness THE TASK SHEET OF MASTER’S THESIS Full name: Nguyễn Đức Nam Student ID: 2070356 Date of birth: 29-04-1996 Place of birth: Bà Rịa – Vũng Tàu Major: Electronics Engineering Major ID: 8520203 I. THESIS TITLE (In Vietnamese): THIẾT KẾ PHẦN CỨNG GIẢI MÃ CỰC (POLAR CODE) CHO 5G THỰC HIỆN TRÊN FPGA/ASIC II.

THESIS TITLE (In English): POLAR CODE DECODER HARDWARE DESIGN FOR 5G IMPLEMENTED ON FPGA/ASIC III. TASKS AND CONTENTS: To design and implement a polar code SC decoder on an FPGA using Verilog, improve the throughputs of the Semi-parallel Successive Cancellation. To reduce latency cycles by improving the architecture to decode the codeword in parallel based on the Semi-parallel Successive Cancellation. To improve fmax by analyzing and reducing the most critical delay path of the Semi-parallel Successive Cancellation.

To evaluate the performance of the FPGA-based polar code implementation in terms of resource utilization, fmax, latency, throughput. THESIS START DAY: 4/9/2023 V. THESIS COMPLETION DAY: 18/12/2023 VI. SUPERVISOR: DOCTOR TRẦN HOÀNG LINH Ho Chi Minh City, date 18/12/2023 SUPERVISOR HEAD OF DEPARTMENT (Full name and signature) (Full name and signature) DEAN OF FACULTY OF ELECTRICAL AND ELECTRONICS ENGINEERING (Full name and signature) iii ACKNOWLEDGEMENTS During my time studying and training at Ho Chi Minh City University of Technology, I received enthusiastic guidance and teaching from teachers, especially teachers working at the Department of Electrical and Electronics Engineering have imparted to me theoretical and practical knowledge over the past time.

During the process of writing my thesis, I received encouragement, guidance and valuable help from teachers, family and friends. With the deepest respect and gratitude, I would like to send my sincere thanks to the teachers of Ho Chi Minh City University of Science and Technology, the teachers of the Department of Electrical and Electronics Engineering - those who are constantly enthusiastic and inspiring to gain valuable knowledge for us. In particular, I would like to send my sincere thanks to my instructor - Dr. Tran Hoang Linh.

Over the past time, thanks to your enthusiastic help and guidance, I have had valuable and useful experiences. Your comments, encouragement and encouragement are the driving force for me to try my best to complete this thesis. Through this, I also send my sincere thanks to my family, friends and especially my parents - who always care, support and assist me in successfully completing this thesis. With limited time and limited experience, the thesis will inevitably have shortcomings.

I look forward to receiving comments and guidance from teachers so that I can improve, supplement knowledge, raise awareness and better serve practical work in the future. I sincerely thank you. Best regards, Ho Chi Minh City, date 18/12/2023 Nguyễn Đức Nam iv ABSTRACT This thesis demonstrate an effective field-programmable gate array (FPGA) implementation of successive-cancellation (SC) decoder for Polar code that is standard in 5G wireless system. We focus on improving the best contribution architecture Semi- parallel SC decoder.

Based on that, we show that the SC decoder of length N can be further optimized by decoding the codeword in parallel to reduce N/2 latency cycles, and improve max clock frequency by refining architecture of the process elements. We demonstrate an FPGA implementation of the decoder architecture for a 1024-bit- length polar code and show that our FPGA decoder can achieve more 50% throughput comparing to the Semi-parallel SC decoder without significantly increasing the hardware resources. TÓM TẮT LUẬN VĂN THẠC SĨ Luận án này chứng minh việc triển khai mảng cổng lập trình trường (FPGA) một cách hiệu quả của bộ giải mã successive-cancellation (SC) cho mã Polar – mã tiêu chuẩn trong hệ thống không dây 5G. Chúng tôi tập trung vào việc cải thiện kiến trúc của thiết kế đóng góp tốt nhất Bộ giải mã SC bán song song (Semi-Parallel SC Decoder).

Dựa trên đó, chúng tôi cho thấy bộ giải mã SC có độ dài N có thể được tối ưu hóa hơn nữa bằng cách giải mã các từ mã một cách song song để giảm chu kỳ độ trễ N/2 và cải thiện tần số tối đa bằng cách tinh chỉnh kiến trúc của các bộ tính toán giải. Chúng tôi chứng minh việc triển khai FPGA của kiến trúc bộ giải mã cho mã cực có độ dài 1024 bit và cho thấy rằng bộ giải mã FPGA của chúng tôi có thể đạt được thông lượng cao hơn 50% so với bộ giải mã SC bán song song mà không làm tăng đáng kể tài nguyên phần cứng. v THE COMMITMENT The author hereby declares that this is his own research work. The research results and conclusions in this thesis are truthful, and are not copied from any source or in any form.

References to sources (if any) have been cited and reference sources recorded according to regulations. Thesis author, Nguyễn Đức Nam Ho Chi Minh University of Technology Ho Chi Minh City, date 18/12/2023 vi TABLE OF CONTENTS 1.2 Related science researching .3 Tasks and expected results .1 Polar Code Construction and Encoding .2 Successive Cancellation (SC) Decoding .3 Semi-parallel SC decoder. MAIN DESIGN, ALGORITHM OF THE THESIS .2 Optimized PE Implementation .4 Partial Sum Registers .5 Partial Sum Update Logic .6 Frozen Channel ROM .1 Polar Code Encoder & Decoder on Matlab .2 Polar Code Decoder Simulation on Model Sim .3 Polar Code Decoder Function test on FPGA DE10 .4 Polar Code Decoder Synthesis Result on FPGA Stratix IV. CONCLUSION AND FUTURE IMPROVING WORK .42 vii LIST OF FIGURES Figure 1-1 Roadmap of channel coding in wireless communication systems.2 Figure 2-1 Polar code encoder with N=8.6 Figure 2-2 Butterfly-based SC decoder with N=8 .8 Figure 2-3 Scheduling for the butterfly-based SC decoder with N=8 .9 Figure 2-4 Scheduling and LR data flow graph of a semi-parallel SC decoder with N=8 and P=2.

11 Figure 2-5 Utilization rate 𝛼𝑆𝑃 and relative-speed factor 𝜎𝑆𝑃 for the semiparallel SC decoder. 13 Figure 2-6 Semi-parallel SC decoder architecture. 14 Figure 2-7 Sign and magnitude processing element architecture. 17 Figure 3-1 Enhanced semi-parallel SC decoder high-level architecture.

18 Figure 3-2 Schedule for original reference and enhanced semi-parallel SC decoder. 19 Figure 3-3 RTL architecture of a standard PE. 21 Figure 3-4 Mirrored decoding graph for N=8. 22 Figure 3-5 Organization of the LLR memory for N=8 and P=2 with uniform memory block size.

24 Figure 3-6 Architecture of the partial sum registers with N=8. 25 Figure 3-7 Frozen Channel ROM. 28 Figure 3-8 RTL design of the stage number. 29 Figure 3-9 RTL design of the portion 𝑝𝑠 of a stage.

29 Figure 3-10 RTL design of the LLR memory read/write address. 30 Figure 3-11 RTL design of the partial sum register read address. 30 Figure 3-12 RTL design of the F/G function selecting signal. 30 Figure 4-1 Polar code system with BPSK-AWGN channels.

31 Figure 4-2 MATLAB test bench data generating scripts. 32 Figure 4-3 Test bench data generated by MATLAB. 32 Figure 4-4 BPSK modulation over an AWGN channel. 33 viii Figure 4-5 ModelSim test bench scripts.

35 Figure 4-6 Memory loading and decoding process in ModelSim. 35 Figure 4-7 Model Sim simulation result. 36 Figure 4-8 Function test on FPGA DE10. 37 Figure 4-9 Resource usage.

38 Figure 4-10 Max clock frequency result. 38 Figure 7-1 Flow Summary. 42 Figure 7-2 Flow Non-Default Global Settings. 42 Figure 7-3 Flow Elapsed Time.

43 Figure 7-4 Analysis & Synthesis Summary. 43 Figure 7-5 Analysis & Synthesis Settings. 44 Figure 7-6 Analysis & Synthesis Source Files Read. 44 Figure 7-7 Analysis & Synthesis Resource Usage Summary.

45 Figure 7-8 Analysis & Synthesis Resource Utilization by Entity. 45 Figure 7-9 Analysis & Synthesis Post-Synthesis Netlist Statistics for Top Partition. 46 Figure 7-10 Fitter Summary. 46 Figure 7-11 Fitter Settings.

47 Figure 7-12 Fitter Resource Usage Summary. 47 Figure 7-13 Fitter Resource Utilization by Entity. 48 Figure 7-14 Timing Analyzer Summary. 48 Figure 7-15 Timing Analyzer SDC File List.

49 Figure 7-16 Timing Analyzer Clocks. 49 Figure 7-17 Timing Analyzer Fmax Summary at Slow 900mV 85C Model. 50 Figure 7-18 Timing Analyzer Fmax Summary at Slow 900mV 0C Model. 50 Figure 7-19 Timing Analyzer Multicorner Timing Analysis Summary.

51 Figure 7-20 MATLAB decoder results, same as original message (1-12 test cases). 52 Figure 7-21 ModelSim decoder simulation and verification results (1-12 test cases). 53 ix Figure 7-22 MATLAB decoder results, same as original message (13-24 test cases). 54 Figure 7-23 ModelSim decoder simulation and verification results (13-24 test cases).

55 x LIST OF TABLES Table 1-1 Comparison implementation for 1024-bit polar codes using SCD architectures on Stratix IV FPGA.4 Table 4-1 Simulation result, frame error rate of polar codes of length N = 1024 the SC decoding of the 3GPP 5G standard under offset min-sum decoding. All simulations were performed using BPSK modulation over an AWGN channel. 34 Table 4-2 Comparison of our result for 1024-bit polar codes with other architectures on Stratix IV FPGA. 39 xi Master’s Thesis Supervisor: Doctor Trần Hoàng Linh 1.1 Overview In 2008, Arıkan [1] introduced polar codes as a significant theoretical breakthrough aimed at achieving the capacity of symmetric channels.

These codes are grounded in the concept of channel polarization, wherein the combination and division of channels lead to the transformation of a set of N identical binary-input discrete memoryless channels (B-DMC) into a group of polarized channels. Within this transformation, some channels become noiseless, approaching a capacity of one (termed as good channels), while others become noisy, with their capacity diminishing to zero (referred to as bad channels). This innovative approach enables the optimization of channel performance through strategic channel polarization techniques. As the channel number, or code length, approaches infinity, the proportion of good channels to the total channels converges toward the capacity of the original channel.

This phenomenon distinguishes polar codes from traditional channel codes like Turbo/LDPC codes. Polar codes introduce a novel concept in coding design, departing from the conventional approaches and showcasing a unique perspective on optimizing communication systems. In practical applications, channel coding serves as a crucial technology for ensuring reliable transmission, particularly in wireless communications. Figure 1-1 illustrates the progression of channel code applications across 3G to 5G wireless systems.

This roadmap highlights the pivotal role of channel coding in advancing the reliability and performance of wireless communication technologies over the years. The 5G systems introduce more stringent requirements for transmission latency (1ms) and reliability (99.999%), posing challenges that traditional Turbo codes struggle to meet.